专利名称：三维集成电路的实现方法
技术领域：
本发明涉及半导体制造技术及三维集成技术领域，特别涉及一种三维集成电路的实现方法。
背景技术：
传统集成电路的发展基本遵循着摩尔Moore定律，集成度以每18个月翻一番的速度在不断发展。特征尺寸的不断降低、集成度的不断提高，不仅使传统集成电路的特征尺寸逐渐逼近物理极限，而且使集成电路在设计、制造和成本等方面都遇到了难以逾越的发展瓶颈。
CMOS(Complementary Metal-Oxide Semiconductor，互补金属氧化物半导体)器件的不断缩小使集成度不断提高，目前每平方厘米的芯片面积上能够集成超过10亿个晶体管，而金属互连线的总长度更是达到几十公里。这不但使得布线变得异常复杂，更重要的是金属互连的延迟、功耗、噪声等都随着特征尺寸的降低而不断增加，特别是全局互连的RC延迟，严重影响了集成电路的性能。另外，动态功耗与电路的负载电容值成正比，研究表明，主流高性能微处理器的动态功耗中，有超过一半都是由互连线引起的。目前解决互连延迟的方法是在全局互连线上增加一系列缓冲器，但这种方法的作用有限，并且由于大量缓冲器的加入，电路的功耗大幅度增加，即利用功耗换取速度。铜互连及低K介质的使用使串连电阻和寄生电容有所降低，使工艺由130nm发展到90nm并且总体性能有所提高，而引入超低K介质也只能维持工艺发展到65nm节点。因此，金属互连已经取代晶体管成为决定集成电路性能的主要因素，集成电路的发展极限不是摩尔定律的失效，互连、成本和复杂度正在成为限制未来集成电路发展的真正瓶颈。
对集成电路要求的不断提高催生了芯片系统(SOC，System on a Chip)技术，希望在单个芯片上处理模拟、数字和RF信号，甚至在单芯片上实现系统的全部功能，如数字、模拟、射频，光电以及MEMS等。SOC发展中最大的困难是不同工艺的兼容问题，例如实现SOC可能需要用到标准CMOS、SiGe RF、BiCMOS、Bipolar、高频GaAs，以及MEMS等工艺。这些制造工艺和衬底材料都不同，几乎不可能将其集成制造在一个芯片上。即使衬底材料相同的模块，在制造中也要充分考虑各种电路模块的制造可行性。这一方面不能对各个电路模块进行充分的优化，另一方面为了在一个平面上实现多个模块，需要增加掩模版数量，安排工艺顺序时相互限制，势必增加电路制造的成本、限制性能的提高。因此，现有技术仍旧是多个功能模块分立的芯片，而SOC的各种优点由于制造的限制仍旧停留在设想的阶段。
三维互连是在平面电路基础上，利用第三维来实现单个芯片内多层器件的集成，即把一个大的平面电路分为若干逻辑上相关联的功能模块分布在多个相邻的芯片层上，然后通过穿透衬底的三维垂直互连将多层芯片集成。三维互连能够实现不同功能、不同工艺的多芯片的垂直集成，大幅度降低全局互连的长度，从而大幅度降低互连延迟、提高集成电路速度、减小芯片的功耗。三维互连可以集成多层不同工艺或不同衬底材料的集成电路，为异质芯片的SOC提供了良好的解决方案。三维互连都是物理互连，能够解决多芯片异质集成、高带宽通信和互连造成的延迟和噪声等问题，这些特点使其成为解决平面集成电路所面临的瓶颈问题的最可行手段。
为实现三维集成电路，必须首先实现穿透电路圆片衬底的三维互连线，这种三维互连是三维集成技术的核心。目前实现三维互连的技术主要有两类，一类是基于通孔的实现方式，即在填充这类垂直互连线之前首先获得穿通半导体层的孔，另一类是基于盲孔的实现方式，即填充单面开口的孔，而后通过减薄等操作获得穿透半导体层的互连线。对于填充的导电材料，目前主要有掺杂的多晶硅、金属钨以及铜，尽管前两种材料有很好的耐温性能，但由于铜的电阻率非常小，且是目前高端集成电路中所用互连线材料，铜逐渐成为填充该类垂直互连的最重要材料。由于铜的自身特点，其填充方法一般采取电镀的方式。
基于通孔的实现方法中，孔的填充可以进行双面操作，即在单面电镀封死通孔开口后利用自底向上电镀的方式实现铜的填充。这种方法填充通孔容易，但是为了保证电路圆片的可操作性，单层电路圆片的厚度往往超过200微米。这样就很难实现很紧凑的三维集成，并且由于单层太厚，为实现有效的互连线制作，即使在深宽比高达20，互连线的横向尺寸也在10微米以上，限制了互连线密度的提高。
基于盲孔的实现方法利用单面刻蚀和大马士革电镀实现互连。电路圆片保持原来的厚度，可操作性好，在互连线填充好之后可以借助与辅助圆片健合、并减薄制作有垂直互连线来电路圆片获得穿透衬底的三维互连。这种基于盲孔的方法可以获得很薄的电路圆片层，一般在十几微米到几十微米。但是由于只能采用大马士革电镀，使电镀过程中很容易使孔在开口处首先被封死，形成互连线内部的孔洞。限制了该技术的应用和三维集成电路的发展。
发明内容
本发明为了有效地利用电镀填充高深宽比盲孔，并实现较薄的单层半导体层以及高深宽比的穿透衬底的三维互连，获得更加紧凑的三维集成电路，公开了三维集成电路的实现方法，所述技术方案如下一种三维集成电路的实现方法，所述方法包括步骤A在第一层电路圆片的键合面或辅助圆片的键合面上淀积电镀种子层，并将所述第一层电路圆片与所述辅助圆片键合；步骤B使用所述辅助圆片作为支撑，对所述第一层电路圆片进行减薄，并刻蚀所述第一层电路圆片制造通孔，使所述电镀种子层通过通孔在所述第一层电路圆片的背面暴露；步骤C使用自底向上的电镀技术，将所述电镀种子层作为起点，电镀填充通孔，并在填充的通孔上制作凸点；步骤D采用凸点键合的方式将所述第一层电路圆片与第二层电路圆片进行连接，然后将辅助圆片去除，实现所述第一层电路圆片和所述第二层电路圆片构成的三维集成电路。
所述电路圆片使用硅、锗硅、砷化镓或者绝缘体上硅作为制作电路的衬底材料。
所述辅助圆片为用玻璃或高分子聚合物制成的透明圆片。
所述辅助圆片为用硅、陶瓷、金属或砷化镓材料制成的非透明圆片。
所述第一层电路圆片与辅助圆片的键合是通过有机物或金属的中间层键合实现的，或者是通过阳极键合实现的。
所述步骤D还包括使用有机物填充所述的第一层电路圆片与所述第二层电路圆片之间的缝隙，并进行固化。
在步骤D中去除所述辅助圆片之后，还包括对所述电镀种子层进行布线或全部刻除，在所述第一层电路圆片的顶层制作供其它层电路圆片使用的凸点。
所述凸点的材料为铜、锡、金或铅中的一种或多种材料，或铜、锡、金或铅中任意两种或多种构成的合金材料。
所述方法还包括将所述第一层电路圆片和所述第二层电路圆片构成的三维集成电路作为新的电路圆片，重复执行所述步骤A至所述步骤D，实现多层电路圆片构成的三维集成电路。
本发明提供的技术方案的有益效果是通过辅助圆片的使用，可以将最终单层半导体电路层厚度降低至50微米以下，实现更加紧凑的三维集成电路；将电镀种子层制作于辅助圆片与电路圆片键合面之间，可以在随后的通孔填充过程中采用自底向上的电镀方式，能够实现高深宽比的通孔内无缝填充导体金属；对衬底材料的种类以及晶格取向没有要求，是一种通用的三维集成方法。
图1是本发明实施例提供的三维集成电路的实现方法流程图；图2是本发明实施例提供的电路圆片的示意图；图3是本发明实施例提供的对图2中的电路圆片与辅助圆片键合后的示意图；图4是本发明实施例提供的对图3中的半导体衬底减薄后的示意图；图5是本发明实施例提供的对图4中的半导体衬底刻蚀后的示意图；图6是本发明实施例提供的对图5中的通孔16的侧壁淀积绝缘膜后的示意图；图7是本发明实施例提供的对图6中的通孔16填满导电金属材料的示意图；图8是本发明实施例提供的对图7中的通孔16制作铜凸点及在铜凸点溅射锡薄膜后的示意图；图9是本发明实施例提供的对图8进行凸点键合后的示意图；图10是本发明实施例提供的对图9进行布线后的示意图；图11是本发明实施例提供的三层叠加的三维集成电路示意图。
具体实施例方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
本发明实施例提供一种简单易行的基于电镀铜互连的三维集成电路实现方法，该方法可以有效地实现单层很薄且非常紧凑的三维集成电路。
参见图1，本实施例提供了一种三维集成电路的实现方法，参见图2，图中包括半导体衬底W2和半导体衬底W2的表面钝化层13，其中，半导体衬底材料可以是硅、锗硅、砷化镓(GaAs)或者绝缘体上硅(SOI)。以图2提供的电路圆片为基础实现二层电路垂直集成为例，三维集成电路的实现方法包括以下步骤
步骤101在制作好集成电路或者微电子机械系统的半导体衬底W2的表面钝化层13之上淀积电镀种子层12。
其中，电镀种子层根据电镀填充的导体不同而不同；淀积方法可以采用现有技术中的溅射，蒸发或者金属有机物化学汽相沉积等方法。
步骤102制作好电镀种子层12以后，采用有机聚合物11将半导体衬底W2与辅助圆片G1键合。
这里的键合是通过有机物或金属的中间层键合实现的，或者是通过阳极键合实现的，采用有机聚合物，该有机聚合物可以是但不限于低温固化耐高温胶。
辅助圆片可以是用玻璃或高分子聚合物(如聚四氟乙烯)等制成的透明圆片，也可以是硅、陶瓷、金属或砷化镓等材料制成的非透明圆片。并且，电镀种子层12也可以淀积在该辅助圆片G1上，而不淀积在钝化层13上，如图3所示。
步骤103与辅助圆片G1键合完成之后，从背面对半导体衬底W2进行减薄。
减薄的方法可以是机械研磨、刻蚀或者化学机械剖光，或者多种相结合的方式，最终半导体衬底W2剩余厚度可以在50微米以下，如图4所示。
步骤104减薄完成之后，在半导体衬底W2背面淀积反应离子深刻蚀(DRIE，DeepReactive Ion Etch)的硬掩模14。
步骤105在硬掩模14之上涂敷光刻胶15进行光刻，并对硬掩模14进行刻蚀，接着使用DRIE技术对衬底W2进行深刻蚀，将W2剩余厚度全部刻透，并使用干法各向异性刻蚀将通孔16底部的钝化层13刻除，使电镀种子层12通过通孔16在背面暴露，如图5所示。
步骤106在通孔16的侧壁和底面再淀积一层绝缘膜17，而后采用干法各向异性刻蚀的方法选择性刻除底部对应的绝缘膜，使电镀种子层再次从背面暴露，如图6所示。
这里的绝缘膜17可以但不限于是氮化硅(SixNy)材料。
步骤107采用自底向上的电镀方式，将通孔16底部的种子层作为起点，将通孔16填满导电金属材料12P，如图7所示。
这里填充的金属材料可以是铜、锡、金或铅中的一种或几种材料，或铜、锡、金或铅中任意两种及多种构成的合金材料，但不限于这几种，例如先使用铜完成一部分填充，然后再使用锡。本实施例以铜材料为例进行说明。
步骤108在填满通孔的衬底W2之背面制作铜凸点，铜凸点表面溅射金属锡薄膜18，供低温凸点键合使用，如图8所示。
步骤109采用凸点键合的方式与底层半导体衬底W1相键合，实现上下两层电路的电连接，如图9所示，图中21为底层半导体层正面的铜凸点。
步骤110凸点键合之后，在凸点之外的其他半导体衬底W1与半导体衬底W2之间的区域填充有机物22并使其固化，然后去除辅助圆片G1。
去除辅助圆片G1可以采用高温分解的方法，也可以使用光照变性或者化学腐蚀的方法。
步骤111把电镀种子层12进行布线或者全部刻除，之后对垂直互连线进行再布线，并在顶层制作供更上层垂直集成时使用的铜凸点或封装焊盘19，如图10所示，其中，13为再布线的层间介质和表面钝化层。
上述步骤中的步骤106的垂直互连孔的刻蚀和侧壁绝缘可以在步骤102的电路圆片与辅助圆片键合并对电路圆片减薄之后进行，也可以在步骤102键合之前进行。本实施例采用的是前者。
以上步骤完成之后实现了两层电路的垂直集成，重复以上步骤就可以实现多层电路的垂直集成，获得三维集成电路。
应用本发明实施例提供的方法，可以实现任意层数的垂直叠加，并且对衬底材料的种类和晶格取向没有要求，具有很好的通用性。
参见图11，是使用上述方法实现的三层叠加的三维集成电路示意图，其中，W1表示下层制作好集成电路(或MEMS结构)的半导体衬底，W2表示中层制作好集成电路(或MEMS结构)的半导体衬底，W3表示上层制作好集成电路(或MEMS结构)的半导体衬底，18表示层间铜锡凸点键合界面，12P表示电镀实现的垂直铜互连线，13是再布线介质和表面钝化层，17是垂直铜互连与衬底的侧壁绝缘层，22表示凸点键合完之后在键合面除凸点位置之外区域填充的有机物质。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种三维集成电路的实现方法，其特征在于，所述方法包括步骤A在第一层电路圆片的键合面或辅助圆片的键合面上淀积电镀种子层，并将所述第一层电路圆片与所述辅助圆片键合；步骤B使用所述辅助圆片作为支撑，对所述第一层电路圆片进行减薄，并刻蚀所述第一层电路圆片制造通孔，使所述电镀种子层通过通孔在所述第一层电路圆片的背面暴露；步骤C使用自底向上的电镀技术，将所述电镀种子层作为起点，电镀填充通孔，并在填充的通孔上制作凸点；步骤D采用凸点键合的方式将所述第一层电路圆片与第二层电路圆片进行连接，然后将辅助圆片去除，实现所述第一层电路圆片和所述第二层电路圆片构成的三维集成电路。
2.如权利要求1所述的三维集成电路的实现方法，其特征在于，所述电路圆片使用硅、锗硅、砷化镓或者绝缘体上硅作为制作电路的衬底材料。
3.如权利要求1所述的三维集成电路的实现方法，其特征在于，所述辅助圆片为用玻璃或高分子聚合物制成的透明圆片。
4.如权利要求1所述的三维集成电路的实现方法，其特征在于，所述辅助圆片为用硅、陶瓷、金属或砷化镓材料制成的非透明圆片。
5.如权利要求1所述的三维集成电路的实现方法，其特征在于，所述第一层电路圆片与辅助圆片的键合是通过有机物或金属的中间层键合实现的，或者是通过阳极键合实现的。
6.如权利要求1所述的三维集成电路的实现方法，其特征在于，所述步骤D还包括使用有机物填充所述的第一层电路圆片与所述第二层电路圆片之间的缝隙，并进行固化。
7.如权利要求1所述的三维集成电路的实现方法，其特征在于，在步骤D中去除所述辅助圆片之后，还包括对所述电镀种子层进行布线或全部刻除，在所述第一层电路圆片的顶层制作供其它层电路圆片使用的凸点。
8.如权利要求1所述的三维集成电路的实现方法，其特征在于，所述凸点的材料为铜、锡、金或铅中的一种或多种材料，或铜、锡、金或铅中任意两种或多种构成的合金材料。
9.如权利要求1所述的三维集成电路的实现方法，其特征在于，所述方法还包括将所述第一层电路圆片和所述第二层电路圆片构成的三维集成电路作为新的电路圆片，重复执行所述步骤A至所述步骤D，实现多层电路圆片构成的三维集成电路。
全文摘要
本发明公开了一种三维集成电路的实现方法，属于半导体制造技术和三维集成技术领域。所述方法包括在第一层电路圆片的键合面或辅助圆片的键合面淀积电镀种子层；使用所述辅助圆片作为支撑对第一层电路圆片的背面进行减薄并刻蚀穿透圆片的通孔，使电镀种子层通过通孔暴露出来；使用自底向上的电镀技术，将所述电镀种子层作为起点，电镀填充通孔，并在填充的通孔上制作凸点；采用凸点键合的方式将所述第一层电路圆片与第二层电路圆片进行连接。本发明通过沉积电镀种子层，采用自底向上的电镀方式实现高深宽比的垂直互连通孔内的填充，降低了工艺难度，不仅可以实现硅衬底的三维集成，还可以扩展到其他半导体衬底的三维集成，具有很好的通用性。
文档编号H01L21/60GK101079386SQ20071011882
公开日2007年11月28日 申请日期2007年6月12日 优先权日2007年6月12日
发明者王喆垚, 宋崇申, 蔡坚, 刘理天 申请人:清华大学