半导体装置的制造方法和半导体装置的制作方法

专利名称：半导体装置的制造方法和半导体装置的制作方法
技术领域：
导体装置。
背景技术：
近年来随着电子机器的高性能化和轻薄短小化的要求而电子零件的高
密度集成化和高密度安装化在进展，使用倒装片安装的MCM (多片组件) 或SIP (系统内封装)形式的半导体装置正在成为主流。这种半导体装置中 具有把第二半导体芯片倒装片连接在第一半导体芯片上的芯片上芯片
(COC)的结构。
图16是表示芯片上芯片结构的现有半导体器件概略结构的剖面图。图 中所示的半导体器件由第一半导体芯片1和第二半导体芯片2构成。第二 半导体芯片2使用多个凸起3被倒装片地安装在第一半导体芯片1的主面 大致中央部。在第一半导体芯片1的周边部以把安装有第二半导体芯片2 的区域包围的状态形成有多个电极焊盘4。第一半导体芯片1的主面上在芯 片安装区域与电极焊盘4的形成区域之间设置有隔离堤5。隔离堤5被形成 把芯片安装区域包围那样的平面图四边形状的框形。隔离堤5的内侧在第 一半导体芯片1与第二半导体芯片2之间填充有密封材料6。
如图16所示，以上结构的现有半导体器件经由粘接材料层8而被粘接 在安装衬底7上后，在第一半导体芯片1上的电极焊盘4与安装衬底7上 焊盘9之间经由接合线IO进行电连接。
近年来芯片上芯片结构的半导体器件被要求高速化处理信号和减少安 装面积等。即，图16所示以线接合方式安装的半导体器件在由接合线10 的配线长度为起因的信号传递迟延和为了引出接合线IO要确保必要的安装 面积上成为问题。
于是如图17模式表示的那样，对于第一半导体芯片l只要在与上层侧 的第二半导体芯片2接合的凸起3和与下层侧的安装衬底7接合的凸起12
之间形成层间连接过孔(贯通电极)11,则能同时实现信号传递速度的高 速化和安装面积的减少，所以非常有利。
另 一 方面，在形成过孔时为了实现缩短加工时间和窄间距化则需要使 晶片(半导体衬底)厚度薄。现有为了使晶片厚度薄是实施背面磨削(背 磨削)。于是作为形成过孔的第一个方法知道有，在晶片表面埋入形成贯通 电极后把晶片背面进行磨削而使贯通电极的底部向外部露出并把它作为端 子面的方法(参照下面的专利文献1 )。
作为第二个形成过孔的方法是提案有，从表面形成有半导体元件和配
线等元件形成层的晶片背面侧形成与上述配线层连络的接触孔，然后对该 接触孔进行导电化处理而作为过孔的方法(参照下面的专利文献2 )。
作为第三个形成过孔的方法是也知道有，从形成元件形成层的半导体 衬底的表面侧形成贯通晶片的通孔，然后对该通孔进行导电化处理而作为
过孔的方法(参照下面的专利文献3)。
专利文献1:日本特许2004-241479号公报
专利文献2:日本特开2006-41450号公报
专利文献3:日本特开2002-50736号公净艮
但在磨削晶片背面而使埋入导体层的底部露出来的第 一个过孔形成方 法中，为了使过孔整体由上述埋入导体层构成，则在向晶片埋入的导体层 的结构材料上产生限制，有时不能得到希望的元件特性。
例如在形成的过孔构成电源供给系统和高频信号传送系统等配线层 时，最好埋入导体层由Cu (铜)、W (鴒)等低电阻的金属材料所构成。但 Cu、 W与构成晶片的Si (硅)的热膨胀率有大的不同，所以在以后的元件 形成工序中加热时产生晶片裂紋的可能性变高。另一方面，作为埋入导体 层的结构材料也可以使用与Si具有相同热膨胀率的聚硅(poly-Si)，但这时 难于形成低电阻的过孔，在电源供给和传送速度上留下问题。且把晶片加 工成非常薄也可能减少埋入导体层的热膨胀率差的影响，但若晶片非常薄， 则有可能招致元件特性的变动和由操作性降低而生产性恶化。
在上述第二个形成过孔的方法中，需要从晶片背面向作为元件形成层 的目的的配线区域形成接触孔，但从晶片背面的对位精度现状是0.5nm是 极限，达不到所需要的规格。因此，使用光刻技术形成上述接触孔时，不 仅不能以必要的对准位置精度形成掩膜图形，而且由于配线层的层厚度薄，
所以有在加工时难于使作为足够的蚀刻停止层起作用的问题。
在上述第三个形成过孔的方法中，由于从形成元件形成层的半导体衬 底的表面侧形成贯通晶片的通孔，所以需要把晶片厚度形成得能形成通孔 程度地非常薄。如上所述，把晶片厚度加工得非常薄则有损于其后的晶片 操作性，使生产性恶化。

发明内容
本发明是鉴于上述问题而开发的，课题是提供一种半导体装置的制造
引起的影响，不需要高精度对准位置和晶片的非常薄加工就能形成希望的过孔。
为了解决以上课题，本发明半导体装置的制造方法在半导体衬底的第 一面侧设置元件形成层，在与半导体衬底第一面相对的第二面侧设置经由 过孔而与元件形成层电连接的外部连接端子，该制造方法中所述过孔经过
下面的工序形成在所述第一面形成相对半导体衬底电绝缘的埋入导体层
本发明半导体装置的制造方法在第一面形成埋入导体层、在第二面形 成与所述埋入导体层连络的连络孔后，通过把这些埋入导体层与连络孔之 间进行电连接而形成把半导体衬底的第 一 面侧与第二面侧电连接的过孔。 这样，与把整个过孔由埋入导体层构成的情况相比能緩和由半导体衬底与 埋入导体层之间的热膨胀差而引起的影响，能避免由它们热膨胀差为起因 的衬底裂紋等问题。由于是加工衬底的表面背面来形成过孔，所以过孔的 形状控制容易，而且不需要把衬底加工得非常薄。
构成埋入导体层的导电材料没有特别的限制，除了 Cu、 W等金属材料 之外也能使用聚硅等半金属材料。埋入导体层需要相对半导体衬底进行电 绝缘，但其绝缘膜也没有特别的限制，例如氮化硅膜就适合。作为埋入导 体层的形成方法是在半导体衬底的第一面形成埋入导电材料的有底孔或 槽，然后形成绝缘膜并填充导电材料。
埋入导体层的形成工序也可以在半导体衬底的第一面形成元件形成层 之前，也可以在形成元件形成层之后。在形成元件形成层之前形成埋入导体层时，则为了抑制在形成元件形成层时所需要的热处理而引起的衬底翘
热膨胀率的材料(例如聚硅)。另一方面，在形成元件形成层之后形成埋入 导体层时，则作为埋入导体层的构成材料而能使用Cu、 W等金属材料。且 根据作为目的的过孔的配线系统种类(例如电源供给系统、信号传递系统
等)，也可以选定埋入导体层的形成时间和埋入导体层的材料种类等。
在本发明半导体装置的制造方法中，相对第一面侧形成埋入导体层， 从第二面侧形成连络孔，所以与朝向元件形成层内的配线层来形成接触孔 的情况相比，不需要高的位置对准精度就能形成连络孔。这样，形成过孔 容易，也不需要半导体衬底的非常薄加工，因此能谋求提高操作性和生产 性.这时能使连络孔的形成宽度(或形成直径)比埋入导体层的形成宽度 (或形成径)大，例如能设定成比对位精度大的形成宽度。
在形成连络孔时还能调整被制作的过孔的连接电阻。例如预先并列形 成多个埋入导体层，利用对于一个连络孔的埋入导体层的连接根数就能调
的电阻。通过这种方法就能得到作为过孔的配线系统所需要的并且是希望
的电阻。
后，具有把连络孔的内面进行绝缘处理的工序、把覆盖埋入导体层底部
的绝缘膜除去的工序、把连络孔的内面和埋入导体层的底部同时覆盖的形
成导体膜的工序。
在把覆盖埋入导体层底部的绝缘膜除去的工序中，先把连络孔以比埋 入导体层的形成宽度(或形成径)大的形成宽度形成，使连络孔的底部位 置比埋入导体层的底部位置堆积量多地形成绝缘性保护膜，然后把埋入导 体层底部形成的保护膜蚀刻除去，.把连络孔内部露出的绝缘膜有选择地蚀 刻除去。这样，就能一边确保连络孔底部的绝缘性一边可靠地把覆盖埋入 导体层底部的绝缘膜除去，能提高埋入导体层与连络孔之间电连接的可靠 性。
另一方面，本发明的半导体装置具备在半导体衬底的第一面形成的 元件形成层、在与半导体衬底的第一面相对的第二面形成的外部连接端子、 把所述元件形成层与所述外部连接端子之间进行电连接的过孔，该半导体
装置中所述过孔包括在所述第一面侧形成的埋入导体层、在所述第二面
处理层。
本发明的半导体装置由于利用半导体衬底第一面侧形成的埋入导体层 和第二面侧形成的连络孔来构成贯通半导体衬底的过孔，所以与仅由埋入 导体层构成过孔的情况相比，能緩和由半导体衬底与埋入导体层之间的热 膨胀差而引起的影响，能避免由它们热膨胀差为起因的衬底裂紋等问题。
连接处理层能由同时覆盖连络孔的内面和从连络孔底部露出的埋入导 体层的导体膜所构成。导体膜可以是覆盖连络孔的导体镀层，也可以是填
充连络孔的导体层。外部连接端子能由该导体膜上形成的镀层凸起和焊料
凸起等构成。
外部连接端子也可以设置在半导体衬底第二面上形成的再配线层上， 也可以设置在连络孔的形成位置。这样制作的半导体装置能恰当地作为芯
如上所述，根据本发明能无损于操作性和生产性地稳定地形成能防止 由埋入导体层与半导体衬底之间热膨胀差为起因衬底裂紋过孔结构。


图l是用于说明本发明第一实施例半导体装置制造方法的工序流程； 图2A、图2B是说明本发明第一实施例埋入导体层形成工序的主要部 分工序剖面图3C、图3D、图3E是说明本发明第一实施例埋入导体层形成工序的 主要部分工序剖面图4A、图4B是说明本发明第一实施例连络孔形成工序的主要部分工 序剖面图5C、图5D是说明本发明第一实施例连络孔形成工序的主要部分工 序剖面图6E、图F是说明本发明第一实施例过孔连接处理工序的主要部分工
序剖面图7G、图7H是说明本发明第一实施例过孔连接处理工序的主要部分
工序剖面图8是说明本发明第一实施例外部连接端子形成工序的主要部分工序剖面图;
图9是表示外部连接端子结构变形例的主要部分的剖面图IOA、图10B是说明使用本发明第一实施例制作的半导体衬底来制作COC结构半导体器件工序的概略剖面图11是用于说明本发明第二实施例半导体装置制造方法的工序流程；
图12A、图12B是说明本发明第二实施例埋入导体层形成工序的主要部分工序剖面图13C、图13D是说明本发明第二实施例埋入导体层形成工序的主要部分工序剖面图14E、图14F是说明本发明第二实施例埋入导体层形成工序的主要 部分工序剖面图15是表示本发明适用的COC结构半导体器件其他结构例的概略剖面图16是表示芯片上芯片结构现有半导体器件 一 结构例的概略剖面图17是表示芯片上芯片结构现有半导体器件其他结构例的概略剖面图。
符号说明
21衬底本体 21A第一面 21B第二面 25SiN膜(绝缘膜)
26聚硅膜(聚硅塞柱) 27埋入导体层 30元件形成层
37底座衬底40 (40A、 40B)连络孔41接触孔
43绝缘性保护膜 45Cu种子层 46连接处理层
47再配线层 48外部连接端子 50半导体装置
51上层侧半导体芯片53半导体器件66钨膜(鴒塞柱)
67埋入导体层
具体实施例方式
以下参照

本发明的各实施例。
(第一实施例)
图1是说明本发明第一实施例半导体装置制造方法的工序流程。本实 施例半导体装置的制造方法包括在半导体衬底的一个面(第一面)形成埋入导体层的工序(Sll)、在半导体衬底的第一面形成包含晶体管等半导 体元件、配线、各种绝缘层和电极焊盘等元件形成层的工序(S12)、在半 导体衬底的另一个面(第二面)上形成与埋入导体层连络的连络孔的工序
(S14)、在半导体衬底的第二面上形成外部连接端子的工序(S15)。
图2和图3是用于说明埋入导体层形成工序的半导体衬底(晶片)的 主要部分工序剖面图。如图2A所示，由硅衬底构成的衬底本体(半导体衬 底)21的第一面21A上顺次层合形成有Si02膜22和SiN膜23。这些绝缘 膜22、 23的构成材料、膜厚度和组合是任意的，并不限定于该例。
接着如图2B所示，在衬底本体21第一面21A必要的位置分别形成必 要数的有底的孔(或槽)24。作为孔24的形成方法使用公知的光刻技术， 虽未图示，但是在SiN膜23上形成在孔24的形成位置有开口的抗蚀剂图 形后按顺序把SiN膜23、 SiOJ莫22和衬底本体21进行蚀刻。蚀刻方法可 以是干蚀刻也可以是湿蚀刻。孔25的形状可以是圓孔，也可以是多边形。
在此，孔24的深度—皮^殳定成不贯通衬底本体21的深度，例如1 jam 50 iam。孔24的形成宽度(或形成径)根据形成数、电阻等适当设定，例如 0.5 jli m 5 M m。
然后如图3C所示，在衬底本体21的第一面21A上例如^f吏用LPCVD (低压CVD )法等把SiN膜成膜，把孔24的内壁(孔24的内周部和底部) 用SiN膜(或Si02膜)25覆盖后，在衬底本体21的第一面21A把例如含 有砷的聚硅膜26成膜。这样，在被SiN膜25绝缘处理过的孔24的内部就 形成被聚硅膜26填充的埋入导体层27。
对于孔24填充了聚硅膜26后而残存在衬底本体21第 一 面21A上的剩 余聚硅膜26则利用CMP (化学机械磨削)法除去，通过背蚀刻法形成凹面 后在衬底本体21的第一面21A上把Si02膜28成膜(图3D、图3E )。如上 所述，在衬底本体21的第一面21A上形成埋入导体层(聚硅塞柱)27的 工序完了。
l元件形成层形成工序]
然后在衬底本体21的第一面21A上形成包含晶体管等半导体元件、配 线层和电极焊盘等的元件形成层。图4A概略表示元件形成层30的结构例。
图中分别表示的是31是晶体管元件、32是配线层、33是绝缘层、34是电 极焊盘。衬底本体21上形成的埋入导体层27经由W (钨)塞柱等层间连 接部35而与元件形成层30内规定的配线层32连接。
在此，本实施例由于是把与衬底本体21具有相同热膨胀率的聚硅作为 主体来构成在形成元件形成层30前形成的埋入导体层27,所以在形成元件 形成层30所实施必要的热处理工序时，能防止由衬底本体21与埋入导体 层27之间热膨胀差为起因的衬底翘曲和裂紋。
接着说明连络孔形成工序。图4A是把衬底本体21的上下翻转来表示 的半导体衬底的概略侧剖面图。如图4A所示，在形成有元件形成层30的 衬底本体21的第一面21A上经由粘4妻材津牛层37而粘贴着底座衬底37。该 底座衬底(支持衬底)37具有与衬底本体21相同的大小，主要是为了提高 衬底本体21的操作性使用。之后根据需要对与衬底本体21的第一面21A 相对的第二面21B实施背磨削或蚀刻，进行衬底本体21的厚度薄化。
然后如图4B所示，利用CVD法在衬底本体21的第二面21B上形成 Si()2膜38。 Si02膜38也可以是自然氧化膜。然后在该Si02膜38上形成抗 蚀剂掩膜(或硬掩膜)39。该抗蚀剂掩膜39具有在连络孔的形成位置开有 口的规定图形形状，把从掩膜开口部露出的Si02膜38蚀刻除去。
然后如图5C所示，把Si02膜38作为掩膜来蚀刻衬底本体21的第二 面21B，形成与埋入导体层27连络的接触孔41。接触孔41形成为使埋入 导体层27在其底部露出程度的深度。本实施例在时间上控制蚀刻量以形成 接触孔41。接触孔41的开口形状可以是圓孔也可以是多边形。
然后在衬底本体21的第二面21B上形成SiN膜(或Si02膜)42， 4巴 接触孔41的内面用该SiN膜42覆盖。本实施例把SiN膜42使用等离子 CVD法形成15nm的膜厚度。以上在衬底本体21上形成了连络孔40( 40A、 德)。
在此，在形成连络孔40 (接触孔41 )时，使用公知的红外线定位法来 进行掩膜(Si()2膜38)开口部的位置对准。本实施例中连络孔40的形成宽 度(或形成径)比各埋入导体层27的形成宽度(或形成径)形成得大。具 体说就是连络孔40的形成宽度比上述掩膜位置对准的对位精度大，例如被 设定成是该对位精度两倍的形成径。因此，不需要高的对位精度就能进行连络孔40对于埋入导体层27的连接。所以能容易进行连络孔40的形成作 业。且在形成连络孔40时也不把衬底本体21加工得非常薄，能可靠地进 行连络孔40对于埋入导体层27的连接作业。
连络孔40的形成宽度不需要在所有的位置都相同，也可以对于并列形 成多个的埋入导体层27而使连络孔40的连接根数相互不同。图5C表示左 侧的连络孔40A与一根埋入导体层27连接，右侧的连络孔40B与三根埋入 导体层27连接的例。如后所述，利用埋入导体层27对于连络孔40的连接 根数而能调整所形成的过孔的导通电阻。
然后进行过孔连接处理工序。该过孔连接处理工序在埋入导体层27与 连络孔40之间形成电连接的连接处理层，形成贯通衬底本体21的过孔。
在构成连络孔40的接触孔41上形成的SiN膜42 4巴接触孔41的内部 与衬底本体21之间进行电绝缘。在形成该SiN膜42时除了接触孔41的内 面(内周面和底部)之外，在从接触孔41的底部突出的埋入导体层27的 底部(图5C中的顶部)也形成有SiN膜42，由于与当初覆盖埋入导体层 27周围的绝缘膜(SiN) 25是同种材料，所以在以下的说明中把在埋入导 体层27底部形成的SiN膜42包含在当初覆盖埋入导体层27底部的SiN膜 中，以SiN膜25所示。
过孔连接处理工序中，把从连络孔40底部露出的埋入导体层27的底 部覆盖的绝缘膜(SiN膜)25除去，然后通过形成把连络孔40的内部和该 埋入导体层27的底部导体层(聚硅层)同时进行覆盖的导体膜。但在把覆 盖埋入导体层27底部的绝缘膜25蚀刻除去时，不仅是埋入导体层27的底 部，而且把覆盖连络孔40内部的绝缘膜(SiN膜)42也同时除去了 ，不能 谋求连络孔40内部与衬底本体21之间的电绝缘。
于是本实施例在把覆盖埋入导体层27底部的绝缘膜25除去的工序中， 使连络孔40底部位置的堆积量比埋入导体层27的底部位置多地形成电绝 缘性的保护膜，然后把埋入导体层27底部形成的所述保护膜蚀刻除去，把 向连络孔40内部露出的绝缘膜25有选择地蚀刻除去。
以下进行具体说明。
首先如图5D所示，对于衬底本体21的第二面21B把所述绝缘性保护 膜43成膜。本实施例利用高密度等离子(HDP) CVD法把保护膜43以成
膜的Si()2膜构成。膜厚度例如设定成500nm。这样则如图5D所示，能使 以比埋入导体层27的形成宽度大的形成宽度形成的连络孔40底部位置形 成的保护膜43b，其堆积量比在埋入导体层27的底部位置形成的保护膜43a多。
HDP-CVD法是向衬底施加偏压而使被处理面 一边被賊射一边气相生
长而与覆盖性比较使膜在底部变厚的成膜方法。如图4B所示，由该方法成 膜的保护膜43通过离子的溅射作用而角部脱落。其结果是，在连络孔40 的底部形成的保护膜43a比在埋入导体层27的底部形成的保护膜43a的堆
积量多。
接着如图6E所示，对衬底本体21的第二面21B侧例如实施RIE (反 应性离子蚀刻)，把在从连络孔40底部露出的埋入导体层27的底部正上面 形成的保护膜43a除去。由于在连络孔40的底部位置形成的保护膜43b的 堆积量比在埋入导体层27的底部位置形成的保护膜43a的堆积量多，所以 即使把覆盖埋入导体层27底部的绝缘膜25露出来，也能使连络孔40底部 形成的保护膜43b残存。
接着如图6F所示，把向连络孔40内部露出的埋入导体层27的绝缘膜 (SiN膜)25蚀刻除去。作为蚀刻剂(蚀刻液或蚀刻气体)使用蚀刻SiN 膜而不蚀刻Si()2膜的具有选择性的。例如通过使用CHF3、 Ar和02混合气 体(C1I1'3 / Ar / 02 = 20 / 200 / 10sccm )的干蚀刻而把绝缘膜25除去。这 样，使聚硅塞柱26从埋入导体层27的底部露出。另一方面，在连络孔40 的底部形成的SiN膜42由于覆盖其上面的保护膜43b而不被蚀刻，残存着， 因此连络孔40的内部与衬底本体21之间的电绝缘被可靠地维持。
接着如图7G所示，把衬底本体21的第二面21B和连络孔40的内面 形成的保护膜43蚀刻除去。如图7H所示，为了4巴连络孔40的内部和埋入 导体层27的底部(聚硅膜26 )同时覆盖而在衬底本体21B上形成Ti ( TiN ) 类或Ta(TaN)类的壁垒金属44,然后在该壁垒金属44上形成Cu-种子层 45。这样，连络孔40的内面与埋入导体层27之间被电连接，贯通衬底本 体21的过孔纟皮完成。
壁垒金属44和种子层45构成^l巴连络孔40的内面和埋入导体层27的 底部同时覆盖的本发明的"导体膜"。且由SiN膜42、壁垒金属44和种子 层45构成把埋入导体层27与连络孔40之间进行电连接的连接处理层46。
在壁垒金属44形成前，最好通过使用氩等离子的逆溅射法把埋入导体
层27的聚硅塞柱26界面进行清洗。在壁垒金属44形成前把附着在连络孔 40内面的保护膜43,但也可以从保护膜43上形成壁垒金属44。
如图8所示，该工序在衬底本体21的第二面21B形成的种子层45上 通过电镀法形成外部连接端子48，然后使用光刻技术把种子层45和壁垒金 属44各层以规定的形状进行布图，形成再配线层47。
如上述那样形成的过孔能利用埋入导体层27对于连络孔40的连接根 数而使过孔连接电阻不同。即在图8所示的例中，右侧连络孔40B比左侧 连络孔40A的埋入导体层27的连接根数多而能降低过孔连接电阻。这样利 用埋入导体层27对于连络孔40的连接根数就能任意调整所形成过孔的连 接电阻。这样，根据作为目的的过孔配线系统的种类(电源系统、信号传 递系统等)就能适当地设计过孔。具体说就是在电源供给系统和高频传递 系统的配线用途中为了避免由电压降和信号传递速度迟延而造成的影响， 则设定成如连络孔40B那样有多个连接埋入导体层27的结构。
例如当把聚硅塞柱26的形状设定成(Miam、深度lMm时，则塞柱的 电阻是51D (电阻率4mDcm)。当想把过孔电阻设定成0.5 D时，则以过孔 间距l: 1形成100根聚硅塞柱。塞柱的阵列形状例如设定成20jumx20p m见方。在对位偏差量例如是lMm的情况下，考虑对位偏差而把连络孔 4()设定成25 jam见方的方孔。把覆盖连络孔的Cu层(种子层45)设定成 1 0 ju m以上。也可以由该Cu层来填充连络孔。
在把过孔电阻设定成1Q时，则把聚硅塞柱的根数设定成一半。在阵列 形状形成了 7Mmx7iim见方的多过孔时，则把连络孔设定成9 |a m见方的 方孔。
另一方面，利用连络孔40对于埋入导体层27的连接长度也能调整过 孔的连接电阻。例如当把连络孔40形成得深时，则埋入导体层27从连络 孔40的底部突出的长度就大。其结果是在把覆盖埋入导体层27底部的绝 缘膜25除去时聚硅塞柱26的露出长度就变长，这样在形成导体膜时连络 孔40与聚硅塞柱26之间的连接面积就加大，过孔连接电阻变低。相反地， 当连络孔40浅，则与埋入导体层27的连接长度变短，过孔连接电阻变大。
通过改变构成埋入导体层27的导体材料种类，也能调整过孔连接电阻。
本例是由聚硅构成埋入导体层27,但通过由钨和钢等金属材料构成埋入导 体层则能进一步降低过孔连接电阻。金属塞柱的适用例在后面叙述。
图8所示的例中，外部连接端子48由镀Cu凸起构成，在衬底本体21 的第二面21B上设置在从各连络孔40的正上位置偏置的位置。外部连接端 子48的形成例并不限定于上述例，例如也可以如图9所示那样，把连络孔 40的内部用种子层45填充，在连络孔40的正上位置形成外部连接端子48。 外部连接端子48并不限定于是镀凸起，而也可以是焊料凸起。
如上所述，制作了在埋入导体层27与外部连接端子48之间经由过孔 而电连接的本发明半导体装置50。本实施例的半导体装置50能作为COC 结构半导体器件的下层侧半导体芯片而构成。
图10A、图IOB表示的是在制作的半导体装置50的第二面21B侧安装 预先准备的上层侧半导体芯片51而构成COC结构半导体器件53的例。这 时，上层侧半导体芯片51相对下层侧的半导体装置50被以倒装片安装， 半导体芯片51的外部连接端子(焊料凸起)52被接合在半导体装置50的 外部连接端子48上。接合后在半导体装置50与半导体芯片51之间填充未 充满树脂层54并使固化。然后把半导体装置50按芯片尺寸个片化，制作 图10B所示的半导体器件53。
图10的例表示了把半导体装置50的电极焊盘34进行凸起化处理而构 成外部端子49的例。且把半导体装置50的第二面21B侧形成的外部连接 端子48作为对于半导体芯片51的接合端子使用，但也可以把半导体装置 50的电极焊盘34作为上述的接合端子使用、把外部连接端子48作为安装 衬底用的接合端子使用。
如上根据本实施例，由于利用半导体装置50第一面侧21A形成的埋入 导体层27和第二面侧形成的连络孔40来构成贯通半导体衬底的过孔，所 以与仅由埋入导体层构成过孔的情况相比，能緩和由半导体衬底与埋入导 体层之间热膨胀差引起的影响，能避免由它们热膨胀差为起因的衬底裂紋 等问题。且由于是加工衬底的表面背面来形成过孔，所以过孔的形状控制 容易，而且不需要把衬底加工得非常薄。
且根据本实施例，由于相对第一面21A侧形成的埋入导体层27而把连 络孔40从第二面21B形成，所以与朝向元件形成层内的配线层来形成接触 孔的情况相比，不需要高的位置对准精度就能形成连络孔。这样，形成过 孔容易，也不需要半导体衬底的非常薄加工，因此能谋求提高操作性和生 产性。这时能使连络孔的形成宽度(或形成径)比埋入导体层的形成宽度 (或形成径)大，例如能设定成比对位精度大的形成宽度。
(第二实施例)
图11是说明本发明第二实施例半导体装置制造方法的工序流程。本实 施例半导体装置的制造方法包括在半导体衬底的第一面形成元件形成层
的工序(S21)、经由元件形成层在半导体衬底的第一面形成埋入导体层的 工序(S22)、在半导体衬底的第二面形成与埋入导体层连络的连络孔的工 序(S23)、把埋入导体层与连络孔之间进行电连接的过孔连接处理的工序 (S24)、在半导体衬底的第二面形成外部连接端子的工序(S25)。
即，上述的第一实施例把埋入导体层的形成工序在元件形成层的形成 工序之前进行，相对地本实施例是把埋入导体层的形成工序在元件形成层 的形成工序之后进行，在这点上不同。
图12 图14是说明本实施例埋入导体层形成工序的主要部分的工序剖 面图。图12A表示在衬底本体21的第一面21A侧形成了元件形成层30的 状态。图中在与上述第一实施例对应的部分附与相同的符号而省略其详细 说明。
在元件形成层30上形成由形成埋入导体层时使用的SiN膜或Si02膜构 成的硬掩膜层60。且如图12B所示在硬纟奄膜层60上形成抗蚀剂掩膜61， 形成贯通元件形成层30和硬掩膜层60的孔62。孔62在元件形成层30被 设置没形成半导体元件和配线的区域。
接着如图13C所示，把抗蚀剂掩膜61除去，然后把硬掩膜层60作为 掩膜而进行蚀刻处理，在衬底本体21上形成有底孔63。有底孔63被形成 不贯通衬底本体21的任意深度。在以下的说明中把这些孔62和有底孔63 总称单叫做有底孔。
接着如图13D所示，为了把有底孔内部与衬底本体21之间进行电绝缘 而把覆盖有底孔内面的绝缘膜64例如以15nm的膜厚度形成在衬底本体21 的第二面21B上。绝缘膜64的结构材料例如使用与先前形成的硬掩膜层60 同种类的绝缘材料(SiN或Si02 )。在以下的说明中把这些硬掩膜层60和绝 缘膜64总称单叫做绝缘膜64。
接着如图14E所示，在绝缘膜64上形成基底层65，然后把W(鴒)
膜66成膜，把有底孔的内部由W膜66填充。在W膜66成膜时利用氨等 离子等进行绝缘膜64改质后通过CVD法或ALD法作为基底层65而形成 WN膜，接着通过CVD法形成W膜66，能使用填充有底孔的方法。或也 可以对基底层65适用壁垒金属(Ti/TiN)层，这时，在由PVD法形成Ti 后由CVD法形成TiN,且例如以550。C进行退火后把W膜66成膜。
然后如图14F所示，把覆盖衬底本体21第二面21B的W膜66和壁垒 金属层65利用CMP法和背蚀刻法等除去。经过以上的波紋处理则在衬底 本体21内部制作出含有W塞柱66的埋入导体层67。
接着经过在衬底本体21的第二面侧形成与上述埋入导体层67连络的
连接处理的工序(S24)、在衬底本体21的第二面侧形成外部连接端子的工 序(S25)而制作本发明的半导体装置。由于上述各工序S23 S25与所述第 一实施例的工序S13 S15相同，所以省略其详细i兌明。
利用本实施例也能得到与上述第一实施例同样的效果。特别是构成埋 入导体层67的导体塞柱是由金属钨所构成，且在元件形成层30形成后再 形成埋入导体层67，所以能避免由热膨胀差为起因的衬底裂紋和翘曲等问
题。且导体塞柱并不限定于金属鴒，而是使用铜等其他金属材料和聚硅等 半导体材料也可以。
通过对埋入导体层67使用金属鴒塞柱而能使过孔的电阻比上述的第一 实施例低。例如当把W塞柱66的形状设定成c]) 0.5 ju m、深度1 ju m时，则 塞柱的电阻是0.5Q 。当想把过孔电阻设定成5mQ时，则把100根的W塞 柱设定成5 nmx 5 iam见方。4巴连络孔设定成9 ju m见方以上的方孔，被
Cu月莫4i盖。
以上说明了本发明的各实施例，但当然本发明并不限定于此，根据本 发明的技术思想能进行各种变更。
例如以上的实施例说明了把制作的带过孔的半导体衬底适用在COC结 构半导体器件下层侧半导体衬底上的例，但并不限定于此，如图14模式表 示的那样，在由第一 第三半导体芯片C1 C3构成的三层结构的COC器件 中，分别具有过孔V1、 V2的最下层第一半导体芯片Cl和中间的第二半导 体芯片C2的过孔形成方法和过孔结构也能适用本发明。且图中R是保护各 层半导体芯片C1 C3接合部的树脂层。
权利要求
1、一种半导体装置的制造方法，在半导体衬底的第一面侧设置元件形成层，在与所述半导体衬底所述第一面相对的第二面侧设置经由过孔而与所述元件形成层电连接的外部连接端子，其特征在于，所述过孔经过下面的工序形成在所述第一面形成相对所述半导体衬底电绝缘的埋入导体层的工序、在所述第二面形成与所述埋入导体层连络的连络孔的工序、把所述埋入导体层与所述连络孔之间进行电连接的工序。
2、 如权利要求1所述的半导体装置的制造方法，其特征在于， 所述埋入导体层的形成工序在所述元件形成层形成前进行。
3、 如权利要求1所迷的半导体装置的制造方法，其特征在于， 所述埋入导体层的形成工序在所述元件形成层形成后进行。
4、 如权利要求1所述的半导体装置的制造方法，其特征在于， 所述连络孔的形成工序把所述连络孔的形成宽度形成得比所述埋入导体层的形成宽度大。
5、 如权利要求1所述的半导体装置的制造方法，其特征在于， 把所述埋入导体层并列形成多个，利用所述埋入导体层对于所述连络孔的连接根数来调整所述过孔的电阻。
6、 如权利要求1所述的半导体装置的制造方法，其特征在于，
7、 如权利要求1所述的半导体装置的制造方法，其特征在于，在形成了所述连络孔之后，具有 把所述连络孔的内面进行绝缘处理的工序、 把覆盖所述埋入导体层底部的绝缘膜除去的工序、 形成把所述连络孔的内面和所述埋入导体层的底部同时覆盖的导体膜的工序。
8、 如权利要求7所述的半导体装置的制造方法，其特征在于， 在把所述绝缘膜除去的工序中，预先把所述连络孔以比所述埋入导体层的形成宽度大的形成宽度形成，使所述连络孔的底部位置比所述埋入导体层的底部位置堆积量多地形成绝缘性保护膜，然后把所述埋入导体层底部形成的所述保护膜蚀刻除去， 把所述连络孔内部露出的所述绝缘膜有选择地蚀刻除去。
9、 如权利要求8所述的半导体装置的制造方法，其特征在于， 所述保护膜使用由高密度等离子CVD法成膜的硅氧化膜。
10、 一种半导体装置，具备在半导体衬底的第一面形成的元件形成 层、在与所述半导体衬底的所述第一面相对的第二面形成的外部连接端子、 把所述元件形成层与所述外部连接端子之间进行电连接的过孔，其特征在 于，所述过孔包括在所述第 一 面侧形成的埋入导体层、 在所述第二面侧形成的连络孔、
11、 如权利要求IO所述的半导体装置，其特征在于， 所述埋入导体层形成在所述元件形成层的下层侧。
12、 如权利要求IO所述的半导体装置，其特征在于， 所述埋入导体层贯通所述元件形成层而形成。
13、 如权利要求IO所述的半导体装置，其特征在于， 所述连络孔的形成宽度比所述埋入导体层的形成宽度形成得大。
14、 如权利要求IO所述的半导体装置，其特征在于， 多个所述埋入导体层与单一的所述连络孔电连接。
15、 如权利要求IO所述的半导体装置，其特征在于， 所述连接处理层由把所述连络孔的内面和从所述连络孔的底部露出的所述埋入导体层同时覆盖的导体膜所构成。
16、 如权利要求IO所述的半导体装置，其特征在于， 所述外部连接端子与所述连络孔电连接，并设置在形成于所述第二面的再配线层上。
17、 如权利要求IO所述的半导体装置，其特征在于， 所述外部连接端子设置在所述连络孔的形成位置。
18、 如权利要求IO所述的半导体装置，其特征在于， 其他半导体器件的外部连接端子与所述外部连接端子连接。
全文摘要
本发明提供一种半导体装置的制造方法，能缓和由半导体衬底与埋入导体层之间的热膨胀差而引起的影响，不需要高精度对准位置就能形成希望的过孔。本发明半导体装置的制造方法在半导体衬底(衬底本体)(21)的第一面(21A)侧设置元件形成层(30)，在与半导体衬底(21)第一面(21A)相对的第二面(21B)侧设置经由过孔而与元件形成层(30)电连接的外部连接端子(48)，该半导体装置的制造方法中，所述过孔经过下面的工序形成在所述第一面(21A)形成相对半导体衬底(21)电绝缘的埋入导体层(27)的工序、在所述第二面(21B)形成与埋入导体层(27)连络的连络孔(40)(40A、40B)的工序、把埋入导体层(27)与连络孔(47)之间进行电连接的工序。
文档编号H01L21/60GK101197298SQ20071019675
公开日2008年6月11日 申请日期2007年12月6日 优先权日2006年12月6日
发明者中村卓矢, 驹井尚纪 申请人:索尼株式会社