具有垂直定向纳米棒的泄漏降低的dram存储器单元及其制造方法

专利名称：具有垂直定向纳米棒的泄漏降低的dram存储器单元及其制造方法
具有垂直定向纳米棒的泄漏降低的DRAM存储器单元及其制造方法相关申请案本发明申请案主张2006年9月20日申请的第11/524,343号美国申请案的优先权权 益，所述美国申请案以引用的方式并入本文中。 技术领域本文所揭示的信息大体上涉及包括存储器单元在内的半导体装置的实施例。
技术背景半导体装置工业具有对减小(例如)在计算机及移动通信系统中所发现的动态随机 存取存储器(DRAM)中所使用的装置的尺寸的市场驱动的需求。当前，所述工业依赖 于减小或縮放其基本装置的尺寸的能力来提高装置密度。这包括縮放金属氧化物半导体 场效应晶体管(MOSFET)的沟道长度。MOSFET的增加的沟道縮放可降低沟道电阻。 因此，沟道泄漏电流可能增加。此关系已使得当前MOSFET沟道设计较不适用于提供 越来越小的存储器单元，且因此，需要寻找其它机制以产生减小的单元几何形状。


在附图(其未必按比例绘制)中，相同数字在若干视图中始终描述大致相似的组件。 具有不同字母后缀的相同数字表示大致相似组件的不同实例。附图大体上借助于实例而 非限制来说明本文献中所论述的各种实施例。图1A到图1C为说明根据本发明各种实施例的纳米棒形成的横截面。图1D为根据本发明各种实施例的纳米棒的透视图。图2A到图2B为说明根据本发明各种实施例的MOSFET的横截面。图3为说明根据本发明各种实施例的MOSFET的表面视图。图4为说明根据本发明各种实施例的存储器单元的横截面。图5为根据本发明各种实施例的存储器装置的框图。图6说明根据本发明各种实施例的半导体晶片。图7说明根据本发明各种实施例的电路模块。图8为说明根据本发明各种实施例的作为存储器模块的电路模块的框图。图9为说明根据本发明各种实施例的电子系统的框图。图io为说明根据本发明各种实施例的作为存储器系统的电子系统的框图。图11为说明根据本发明各种实施例的作为计算机系统的电子系统的框图。
具体实施方式
一种用以增加半导体的芯片上存储容量的方法是增加每单位面积的电容器单元的 数目，其大体上意味着减小电容器的总尺寸。然而，减小电容器尺寸可导致每单元具有 较低电容。如果较低单元电容意味着需要较多电容性元件来维持或改进性能特征(例如 随时间维持存储电荷的能力)，则电容器密度中的任何增益可能被抵销。双面电容器提 供一种有用的装置结构，其用于在没有相应面积增大的情况下增加电容。可(例如)通 过增加分离电容器极板的绝缘体材料的介电常数来将双面电容器缩放得较小。用于DRAM存储器单元的双面电容器通常耦合到位于紧密接近之处的存取晶体管。 出于性能原因且为了最大化单元密度，存取晶体管及双面电容器可以堆叠式电容器-晶体 管布置来形成。那么，用于此布置的双面电容器的尺寸的持续减小可涉及存取晶体管的 进一步减小(或縮放)。在MOSFET的情况下，縮放得较小通常意味着减小沟道长度以 及沟道宽度，这可导致较低漏极-源极电阻(rds)。较低rds可允许较高关闭状态泄漏电流 在漏极与源极之间流动。较低rds可能是由于短沟道效应(例如漏极诱发势垒降低 (DIBL))引起的沟道导电性增加的结果。在接近沟道反转阈值时，可能在源极与沟道之 间形成阻挡漏极电流流动的电位势垒。漏极电压的施加可减小源极与沟道之间的电位势 垒高度，从而在接近及低于阈值时增加漏极电流。漏极电流可因此是由于漏极电压以及 栅极电压引起的，从而在接近或低于反转阈值时有效地减小rds。还可能在较短沟道长度 处由于较高栅极电场的缘故而发生较高栅极泄漏电流。随着沟道长度减小，本发明的许 多实施例可操作以降低泄漏电流。半导体材料的主体(或本征)带隙能量是具有三维能态连续区的在导电带与价带之 间的能量分离。具有三维能态连续区的半导体材料通常不会展现显著的量子尺寸效应， 例如离散的能级、重空穴带与轻空穴带的自旋轨道分裂以及带隙分离的改变。量子尺寸 效应可通过更改晶体的尺寸来引入。如果所有三个晶体尺寸均足够大，则单晶半导体材 料的物理尺寸的改变通常不会改变所述材料的主体带隙能量。相反，如果使所述三个晶 体尺寸中的至少一者足够小，则减小半导体材料的尺寸可致使所述材料的带隙能量增加 或偏移到较高能量。举例来说，随着由半导体材料成形的棒的直径或长度减小，所述棒 可致使所述材料的能带隙增加为高于其主体带隙能量状态。可利用由杆成形材料的小尺寸引起的其能带隙改变。直径大约为l纳米的棒可称为"纳米棒"。在许多实施例中，使用大致垂直于衬底表面而定向的一个或一个以上半导体纳米棒 来形成垂直晶体管沟道。在一些情况下，所述沟道包含纳米棒形状。在一些情况下，使 用多个纳米棒来形成沟道区。并且，在一些情况下，纳米棒包括沟道区。纳米棒向基于MOSFET的装置的设计者提供替代方案，因为可使用量子尺寸效应 将几何形状用于更改MOSFET沟道的电子特性。随着纳米棒沟道的直径减小，在沟道 区中可能发生状态密度从三维状态连续区到二维状态密度的偏移。因此，可减小电子及 空穴的有效质量且可在沟道中增加半导体材料的带隙能量。电荷载流子的较低有效质量 可提供改进的载流子传送特性，例如较高的载流子移动性。具有较高带隙能量的 MOSFET沟道可提供源极区与漏极区之间的低泄漏电流、较低的栅极-沟道泄漏电流及 较快的切换速度。常见的MOSFET沟道材料为单晶硅。硅是一种电子带隙随晶体的物理尺寸减小而 增加的材料。对于具有经成形为纳米棒的硅垂直电子沟道的MOSFET或具有形成有多 个纳米棒的硅垂直电子沟道的MOSFET来说，减小纳米棒的直径(例如，从13 nm减 小到7rnn)在室温下使带隙能量从其主体(或本征)带隙能量1.12 eV增加到3.5 eV。 可通过更进一步减小纳米棒直径来使额外的能带隙分离成为可能。使用带隙能量超过纳 米棒的较高能量的电介质或半导体来降低沿纳米棒侧面的沟道的表面状态密度也可增 加带隙分离。增加带隙分离可减少DIBL及其它短沟道效应，包括带间穿隧诱发的关闭 状态泄漏。图1A为说明根据本发明各种实施例的纳米棒形成的横截面。在许多实施例中，衬 底101A包含硅衬底，但可使用除了硅以外的衬底材料，例如硅锗。在一些实施例中， 衬底101A可包含晶片，例如硅晶片。在各种实施例中，衬底101A可包含蓝宝石上硅 或绝缘体上硅。衬底101A还可包含等电子材料，例如等电子硅。各种实施例包括具有 (001)、 (011)及(111)定向的晶体表面的衬底101A。在一些实施例中，衬底101A可 相对于轴上切割表面法线(图示为Y)以在0.5。到15°范围内的角度进行离轴切割且/或 抛光。可调整层102A中的杂质及/或电载流子浓度以获得所需的层导电性。举例来说，层 102A可经掺杂以提供n型导电性。在一些实施例中，层102A可具有p型导电性。在各 种实施例中，层102A可为大致无意掺杂(或未掺杂)的层。在各种实施例中，层102A 可具有与衬底101A相同的导电类型。在一些实施例中，层102A具有与衬底101A大致 相同的电杂质浓度。在各种实施例中，层102A由衬底101A形成。在一些实施例中，层102A可包含衬底101A的一部分。在各种实施例中，层102A可包含外延生长或沉积 膜。在一些实施例中，可使用离子植入来调整层102A的杂质浓度及导电类型以实现所 需的电浓度。层103A可形成于层102A上，且在一些实施例中，可由层102A形成。层103A可 使用外延工艺或沉积工艺来形成。层103A及层102A可具有相同或不同的导电类型。 在各种实施例中，层103A为大致无意掺杂的层。在一些实施例中，层103A为具有小 于lxl(^cm—s的杂质浓度的掺杂层。n型杂质的实例包括P、 As及Sb。 p型杂质的实例 包括B、 Ga及In。在一些实施例中，层103A可具有小于lx1017 cm—3的电活性浓度。在 各种实施例中，杂质及/或电活性浓度在大致垂直于表面法线的方向上分级。在各种实施 例中，杂质及/或电活性浓度在大致平行于表面法线的方向上分级。在一些实施例中，可 使用离子植入来调整层103A的杂质浓度及导电类型以提供特定的电浓度。在一些实施 例中，层103A具有与衬底IOIA大致相同的导电类型。在各种实施例中，层103A由衬 底IOIA形成。在一些实施例中，层103A可形成衬底101A的一部分。在各种实施例中， 层103A、 102A及衬底IOIA可由例如硅晶片的单一晶片形成。如图1A中所示，层105A可作为掩模层形成于层103A的表面上。视需要，可以直 线、正方形、圆形或其它几何形状的形状来形成层105A。层105A可由任何数目的可图 案化材料形成，所述材料例如为适于各种光刻工艺的光致抗蚀剂、金属或电介质。可使 用适当的抗蚀刻材料来在邻近于层105A处形成间隔物104A。在一些实施例中，层104A 可包含(但不限于)半导体材料(例如，SiGe、 SiC及SiGeC)、电介质(例如，氮化硅、 氮氧化物及Si02)、聚合物(例如，光致抗蚀剂)、嵌段聚合物(例如，聚苯乙烯及聚甲 基丙烯酸甲酯的二嵌段共聚物掺合物)、金属(例如，W、 MO、 Ta及Al)，或者一层或 一层以上半导体、聚合物、嵌段聚合物、电介质及金属的某组合。在各种实施例中，间 隔物104A可以环孔形状而形成为自组装层。在一些实施例中，间隔物可形成为具有岛 状轮廓的自组装层。在各种实施例中，间隔物104A可形成为形成圆形孔的自组装层。 在一些实施例中，间隔物104A可在没有层105A的情况下通过自组装层工艺形成。图1B为说明根据本发明各种实施例的纳米棒形成的横截面。此处，图1A的层105A 经展示为被移除，从而剩下间隔物104B在层103B上大致未改变。此时，视需要，可使 用(例如)扩散、植入及退火工艺来进一步处理层102B及/或103B，以调整间隔物104B 之间的相应层的电特性及机械特性。在一些实施例中，可进一步处理102B及/或103B 以使用间隔物作为掩模而调整间隔物104B正下方的相应层的一部分的电特性及机械特 性。在各种实施例中，可调整层102B的电特性以提供邻近于间隔物104B的导电区。在各种实施例中，可调整层102B的电特性以形成至少部分地在间隔物104B下方侧向延伸 的一个或一个以上共用掺杂区。在一些实施例中，可调整层102B的电特性以形成与掺 杂区接触的区。图1C为说明根据本发明各种实施例的纳米棒形成的横截面。此处，层103C及层 102C的一部分经展示为在间隔物104C之间被移除，从而形成垂直纳米棒结构IIOC。 可使用蚀刻工艺(例如，湿式化学蚀刻，例如等离子体蚀刻等气体蚀刻及其它适当工艺) 来移除在间隔物104C之间的材料。在各种实施例中，蚀刻的深度可小于1 pm。垂直纳 米棒结构110C的层103C形成沟道区，且层102C形成晶体管的共用掺杂漏极A源极区。 在一些实施例中，垂直结构的沟道部分可小于0.5pm。纳米棒110C可形成为支柱或柱状物且可具有大致以呈现如图1D中所说明的垂直棒 形结构的圆盘形式成形的侧向横截面。图1D说明根据本发明各种实施例而形成的纳米棒IIOD。在间隔物104C以下的层 103D的直径可在约0.5 nm到约15 nm的范围内。在一些实施例中，在间隔物104D以 下的103D层的直径可在约lnm到约10nm的范围内。 一般来说，可根据所需的能带偏 移来选择直径。在各种实施例中，可部分地移除在间隔物102D之间的层103D。在一些 实施例中，可在间隔物104D之间移除层102D、层103D及衬底材料101D的一部分， 使得不存在使用未经进一步处理的层102D的共用掺杂区(未图示)。在一些实施例中，层102D及103D由衬底材料101D形成。举例来说，层102D及 103D可为衬底材料101D的一部分，所述衬底材料101D为半导体晶片。在各种实施例 中，衬底101D为单晶硅晶片。在一些实施例中，层102D、 103D及101D包含硅层。在 各种实施例中，层102D及103D可包含SiGe层。在一些实施例中，层102D可为SiGe 层，且层103D可包含硅层。在各种实施例中，层102D可包含硅层，且层103D可包含 SiGe层。在一些实施例中，层102D及/或层103D可包含SiC层或SiGeC层。图2A为说明根据本发明各种实施例的MOS晶体管的横截面。此处，首先形成垂直 纳米棒210A,接着形成与垂直纳米棒的沟道区203A接触的栅极电介质206A。可在层 202A上方的纳米棒之间形成绝缘体207A。可进一步在纳米棒之间形成可选的场绝缘体 (未图示)。可沿纳米棒210A的侧面形成围绕或封闭沟道区的栅极电介质206A。在一些 实施例中，绝缘体207A及栅极电介质206A由相同介电材料形成。在各种实施例中， 绝缘体207A及栅极电介质206A可为不同材料。栅极介电材料的实例包括(但不限于) Si02、 SiN以及用Si、 Mo、 W、 Ta、 Hf及Al形成的氮化物与氮氧化物。在一些实施例 中，栅极电介质可包含复合多层电介质。依据栅极介电材料及相关的特性(例如，介电质206A的厚度可在约2nm到约20mii的范围内。在一些实施例 中，可以相同厚度或以不同厚度形成绝缘体207A及栅极电介质206A。图2B为说明根据本发明各种实施例的MOS晶体管的横截面。此处，两个存取晶体 管200B经展示为由形成于衬底201B上的隔离区212B分离。隔离区212B可为形成于 共用漏极/源极区202B中以电隔离存取晶体管200B的浅沟槽隔离区。隔离区212B可为 由介电材料(例如，汽相沉积的Si02)填充的蚀刻区。在一些实施例中，隔离区212B 可形成于衬底201B的一部分中。存取晶体管包括垂直纳米棒210B，其中在纳米棒的一 端处具有与沟道区203B接触的漏极/源极区211B且在第二端处具有与沟道区接触的共 用漏极/源极区202B。在一些实施例中，隔离区可用于电隔离经平行配置的多个垂直纳 米棒以形成垂直沟道晶体管。在一些实施例中，垂直沟道区203B的长度可小于250 nm。 在各种实施例中，垂直沟道区203B的长度可在约20nm与约150nm之间。栅极导体208B可形成于在沟道区203B中围绕纳米棒的栅极电介质206B上方。可 通过用适当的导电材料填入纳米棒210B之间的区域来将栅极区形成为共用导电栅极 区。在一些实施例中，可形成栅极区以使得不存在共用栅极区。导电栅极区材料的实例 包括(但不限于)多晶硅、金属(例如，Al、 W、 Mo及Ta)、 二元化合物(例如，TiN 及TaN)、金属硅化物(例如，WSix、 NiSi、 CoSU及TiSix)、 dacecamine以及导电材料 层的组合。场绝缘体209B可形成为覆盖栅极导体208B且可包含任何适当的绝缘体，包 括(但不限于)Si02、 SiN及含有Si、 Al、 W、 Ta、 Ti及Mo的基于氮氧化物的电介质。漏极/源极区211B及共用源极/漏极区202B可经配置以使用纳米棒的垂直沟道区 203B而电接触，使得在将零栅极偏压施加到栅极导体208B的情况下没有电流流动穿过 沟道区。可通过外延生长、离子植入及沉积工艺形成漏极/源极区211B。在一些实施例 中，漏极/源极区211B可形成为共用区。在各种实施例中，漏极/源极区211B可包含硅、 掺杂多晶硅、SiC、 SiGe或SiGeC。可使用所属领域的技术人员已知的化学机械工艺来 获得用于场电介质209B及漏极源极区211B的大致平坦表面。在各种实施例中，覆盖绝 缘体209B及漏极/源极区211B的导电区可经形成以耦合纳米棒210B (未图示)。图3为根据本发明各种实施例的MOS晶体管的表面视图。此处，存取晶体管300 经展示为具有九个纳米棒310及一隔离区312，但可包括更多或更少的纳米棒。图2B 的耦合到漏极/源极区302的垂直沟道区203B形成平行沟道的复合物，所述平行沟道可 在311处电耦合到电容器(未图示)。在一些实施例中，隔离区312可用于电隔离多个 垂直沟道区。在各种实施例中，隔离区312可用于将存取晶体管300的垂直沟道区与邻 近存取晶体管300的垂直沟道区电隔离。在一些实施例中，隔离区312可用于将耦合到存取晶体管300的电容器与邻近电容器单元(未图示)隔离。如图3中以实例方式所示 (但并不限制)，可使用具有约10nm直径的垂直纳米棒沟道(未图示)、具有约2nm径 向厚度的栅极电介质306及具有约5 nm径向厚度的栅极导体308来以24 nm的中心间 距来形成九个纳米棒310的共用环形栅极布置。各种实施例包括在约2 nm到约20 nm 的范围内的栅极电介质厚度、在约0.5 nm到约15nm的范围内的沟道区直径及在约3nm 到约10nm的范围内的导电栅极区厚度。形成为存取晶体管或其它此类晶体管的一部分 的经平行耦合的纳米棒及/或沟道的数目可影响所需的性能特征。 一般来说，可根据用于 特定制造工艺的指定设计规则来确定并调整每一表面面积的垂直沟道的数目。图4为说明根据本发明各种实施例的存储器单元的横截面。此处，DRAM单元430 包括存取晶体管400及双面电容器425，但任何类型的电容器可经配置以由存取晶体管 支撑和/或耦合到存取晶体管。双面电容器存储从输入电路(未图示)接收的电荷，使得 所述电荷跨越电容器极板421与423之间的绝缘体422而建立电场。关于存储单元电容 器的制造的更多信息可参见题为"用于形成与高介电常数材料兼容的存储电容器的方法 (Method for Forming a Storage Capacitor Compatible with High Dielectric Constant Material)"的第6,030,847号美国专利以及题为"使用套环的半导体制造(Semiconductor Fabrication Using a Collar)"的第10〃88,977号美国专利申请案，所述两者的全部内容均 以引用的方式并入本文中。在各种实施例中且如图4中所示，存取晶体管400的n型漏极/源极区411与纳米棒 沟道403及电容器极板421接触。支持电容器极板421与423之间的电场的电荷可将与 电容器极板421接触的每一漏极/源极区411置于大致相等的电位处。在此情况下，在栅 极导体408上不存在偏压电位的情况下，电荷不会流经任何纳米棒410的垂直沟道区 403。在一些实施例中，栅极导体408共用耦合一个或一个以上纳米棒的栅极区的导体。 因此，栅极导体408可包含使用导体耦合的多个离散栅极电极。纳米棒410的垂直沟道 403的直径可足够小以使得沟道区403中的材料的电子带隙能量大于在非沟道区中(例 如，在n型漏极/源极区402的未蚀刻部分及衬底层401中)的电子带隙能量。在各种实 施例中，衬底401、 n型共用漏极/源极区402、沟道区403及/或n型漏极/源极区411由 具有相同晶格常数的材料形成。在一些实施例中，衬底401、共用漏极/源极区402、沟 道区403及/或漏极/源极区411由硅形成。在各种实施例中，使漏极/源极区411足够大 以消除量子尺寸效应(例如，较高的能带隙偏移)。在一些实施例中，漏极/源极区411 可为共用漏极/源极区。在各种实施例中，使共用漏极/源极区402的一部分足够大以消 除所述部分中的量子尺寸效应。在一些实施例中，使用通孔(未图示)将共用漏极/源极区402耦合到接地平面413。在各种实施例中，共用源极/漏极区402可用作接地平面或 类似导电区。在一些实施例中，将衬底耦合到接地平面413。在各种实施例中，衬底形 成导电平面(例如，接地平面)的至少一部分。在一些实施例中，可在衬底中在纳米棒 410之间形成电隔离区(未图示)。在各种实施例中，衬底可包含非导电材料(例如，具 有低载流子浓度的硅晶片)。在一些实施例中，接地平面413可包含一系列接地平面。 在各种实施例中，接地平面413形成为耦合到一个或一个以上导体、电极、电路元件、 电压及其类似物的多个导体。举例来说，可在存取晶体管的关闭状态期间存储由通过导体从输入/输出电路(未图 示)传输的电压信号放置于电容器425上的电荷，因为未提供另外的电流路径。对于图 4中所说明的存储器单元来说，可将电荷用于在垂直方向上在电容器极板421与导电接 地平面413之间建立电场。所述电场的一部分可具有跨越存取晶体管400的在源极/漏极 区402、 411之间的纳米棒410的沟道区403的垂直电位梯度。在不存在施加到栅极导 体408的电压的情况下，在漏极/源极区402、 411之间大致上没有电流流动(关闭状态)。将电压施加到栅极导体408可建立跨越栅极电介质406的电场，其中场分量垂直于 沟道403。与栅极介电层406协作的栅极电压可进一步产生沿漏极/源极区402、 411之 间的沟道403从栅极电介质向内延伸的电荷反转层(未图示)。电荷反转层可电耦合漏 极/源极区402、 411以在其间形成电流路径。在一些实施例中，纳米棒可具有圆形横截 面且电场包括径向电位梯度。在与漏极/源极区411接触的电容器极板421与共用漏极/ 源极区402及/或衬底401及/或导电接地平面413之间形成电流路径可允许电容器425 通过沟道区放电，从而移除电容器的电荷及相应电压与电场。在晶体管关闭状态中，电容器极板421与沟道区403之间的能带不连续性(或能带 偏移)在纳米棒410的情形下可大于由具有主体带隙能量的相同材料形成的晶体管沟道 (例如，无纳米棒)的情形。此增加的能带偏移可提供用于阻挡电子进而减少通过沟道 区403从电容器极板421逃逸的电荷量的增加的电子势垒。源极/漏极区402与沟道区 403之间的增加的能带隙差可通过改进亚阈值理想因数及亚阈值电压摆动来减少DIBL。 因此，可通过存取晶体管400发生随时间从电容器425泄漏的电荷量的减少。因而， DRAM单元430可将电荷保持较长时间。图5为根据本发明各种实施例的存储器装置500的框图。存储器装置500可包括一 阵列的存储器单元502、地址解码器504、行存取电路506、列存取电路508、控制电路 510及输入/输出(I/O)电路512。存储器单元502可包含一个或一个以上电容器单元， 其以操作方式耦合到行存取电路506及列存取电路。存储器装置500可以可操作方式耦合到外部处理器514或存储器控制器(未图示)以提供对存储器内容的存取。存储器装 置500经展示为接收来自处理器514的控制信号，例如WE、 RASs及CAS^言号。存储 器装置500可存储经由I/O线而存取的数据。所属领域的技术人员将了解，可提供额外 电路及控制信号，且图5的存储器装置己被简化以有助于集中于(而并非混淆)本发明 的各种实施例。存储器单元、晶体管及相关联的电路中的任一者可包括根据本发明各种 实施例的集成电路结构及/或元件。举例来说，可根据本发明实施例来制造所述阵列的存 储器单元502，以便包括一个或一个以上纳米棒，如图1D中所示。应了解，以上对存储器装置500的描述希望提供对可能的存储器结构的一般理解， 且不是对特定类型的存储器(例如，DRAM)的所有元件及特征的完整描述。另外，本 发明的许多实施例同样可适用于任何尺寸及类型的存储器电路且并不希望受限于上文 所描述的DRAM。其它替代类型的装置包括SRAM (静态随机存取存储器)及快闪存储 器。另外，DRAM可包含同步DRAM，其通常称作SGRAM(同步图形随机存取存储器)、 SDRAM (同步DRAM)、 SDRAM II及DDR SDRAM (双数据速率SDRAM),以及 SynchlinkTM或Rambus DRAM及其它技术。图6说明根据本发明各种实施例的半导体晶片600。如图示，可从晶片600生产半 导体电路小片610。可在含有电路或集成电路装置的衬底层或晶片600上个别地图案化 半导体电路小片610，以执行特定功能。半导体晶片600可含有具有相同功能性的此类 半导体电路小片610的重复图案。半导体电路小片610可封装于防护罩(未图示)中， 所述防护罩具有从其延伸的导线(未图示)，从而提供对电路小片的电路的接入以用于 单边或双边通信及控制。半导体电路小片610可包括根据本发明各种实施例的集成电路 结构或元件，其包括一个或一个以上纳米棒，如图1D中所示。图7说明根据本发明各种实施例的电路模块700。如图7中所示，可(使用或不使 用防护罩)将两个或两个以上半导体电路小片610组合到电路模块700中以增强或扩展 个别半导体电路小片610的功能性。电路模块700可包含表示多种功能的半导体电路小 片610的组合，或含有相同功能性的半导体电路小片610的组合。电路模块700的一个 或一个以上半导体电路小片610可含有根据本发明实施例的至少一个集成电路结构或元 件，其包括一个或一个以上纳米棒，如图1D中所示。电路模块的一些实例包括存储器模块、装置驱动器、电源模块、通信调制解调器、 处理器模块及专用模块，且可包括多层多芯片模块。电路模块700可为多种电子系统(例 如，时钟、电视、手机、个人计算机、个人数字助理、例如文件服务器或应用服务器的 网络服务器、汽车、工业控制系统、飞机及其它)的子组件。电路模块700可具有从其延伸并耦合到半导体电路小片610从而提供单边或双边通信及控制的多种导线710。图8说明根据本发明各种实施例的作为存储器模块800的电路模块。存储器模块800 可包括支撑件815上所含有的多个存储器装置810 (数目大体上取决于所需的总线宽度 及对奇偶校验的要求)。存储器模块800可在命令链路820上接受来自外部控制器(未 图示)的命令信号并在数据链路830上提供数据输入及数据输出。命令链路820及数据 链路830可连接到从支撑件815延伸的导线840。所述导线840出于概念目的来展示， 且并不限于图8中所示的位置。存储器装置810中的至少一者可含有根据本发明实施例 的集成电路结构或元件，其包括一个或一个以上纳米棒，如图1D中所示。图9说明根据本发明各种实施例的电子系统900的框图。图9展示含有一个或一个 以上电路模块700的电子系统900。电子系统900可包括用户接口 910，其向电子系统 900的用户提供对由电子系统900产生的结果的某种形式的控制或观察。用户接口 910 的一些实例包括个人计算机的键盘、定点装置、监视器或打印机；无线电的调谐标度盘、 显示器或扬声器；汽车的点火开关、计量表或气动踏板；及自动提款机的读卡器、小键 盘、显示器或付款机，以及其它人机接口。用户接口 910可进一步包括提供到电子系统900的接入端口。接入端口用于将电子 系统900连接到先前以实例方式提供的较有形的用户接口组件。电路模块700中的一者 或一者以上可包含处理器，其提供对来自用户接口 710的输入或传到用户接口 710的输 出或者预先编程到或以其它方式提供到电子系统900的其它信息的某种形式的操纵、控 制或引导。如将从先前给出的实例列表中容易明白，电子系统900可与除电路模块700 及用户接口 910以外的某些机械组件(未图示)相关联。应了解，电子系统900中的所 述一个或一个以上电路模块700可由单一集成电路来替换。此外，电子系统900可为较 大电子系统的子组件。所属领域的技术人员在阅读本发明之后还应了解，存储器模块700 中的至少一者可含有根据本发明实施例的集成电路结构或元件，其包括一个或一个以上 纳米棒，如图1D中所示。图IO说明根据本发明各种实施例的作为存储器系统IOOO的电子系统的框图。存储 器系统1000可含有一个或一个以上存储器模块800及一存储器控制器1010。存储器模 块800可每一者含有一个或一个以上存储器装置810。存储器装置810中的至少一者可 含有根据本发明实施例的集成电路结构或元件，其包括一个或一个以上纳米棒，如图1D中所示。存储器控制器1010可提供并控制存储器系统1000与外部系统总线1020之间的双 向接口。在一些实施例中，存储器控制器1010还可含有一个或一个以上纳米棒，如图统1400可从外部系统总线1020接受命令信号并在命令链路830 上将其中继到所述一个或一个以上存储器模块800。存储器系统IOOO可在数据链路1040 上在所述一个或一个以上存储器模块800与外部系统总线1020之间提供数据输入及数 据输出。图11说明根据本发明各种实施例作为计算机系统1100的电子系统的框图。计算机 系统1100可含有容纳于计算机单元1105中的处理器1110及存储器系统1000。计算机 系统IIOO还充当含有另一电子系统(即，存储器系统1000)作为子组件的电子系统的 实例。计算机系统IIOO任选地含有用户接口组件，例如键盘1120、定点装置1130、监 视器1140、打印机1150及大容量存储装置1160。还可包括与计算机系统1100相关联的 其它组件，例如调制解调器、装置驱动器卡、额外存储装置等。计算机系统1100的处 理器1110及存储器系统IOOO可并入在单一集成电路上。此类单封装处理单元可操作以 减少处理器与存储器电路之间的通信时间。处理器1110及存储器系统IOOO可含有一个 或一个以上纳米棒，如图1D中所示。在一些实施例中，打印机1150或大容量存储装置 1160可含有根据本发明实施例的集成电路结构或元件，包括一个或一个以上纳米棒，如 图1D中所示。以上具体实施方式
包括对附图的参考，附图形成具体实施方式
的一部分。附图以说 明方式展示特定实施例。本文中还被称作"实例"的这些实施例经足够详细地描述以使 得所属领域的技术人员能够实践本发明。在不脱离本发明的范围的情况下，可组合所述 实施例，可使用其它实施例，或可进行结构、逻辑及电学改变。因此，不应以限制性意 义看待具体实施方式
，且各种实施例的范围仅由所附权利要求书及其等效内容界定。在此文献中，如专利文献中常见的，使用术语"一"以包括一个或一个以上而非一 个。在此文献中，术语"或"用于指代非排他性或，除非另有指示。另外，此文献中所 引用的所有公开案、专利及专利文献的全部内容以引用的方式并入本文中，如同个别地 以引用的方式并入一样。在此文献与以引用的方式并入的那些文献之间具有不一致使用 的情况下，所并入的参考文献中的使用应视为对此文献的使用的补充；对于不可调和的 非一致性，此文献中的使用进行控制。应了解，以上描述希望为说明性的而非限制性的。举例来说，上文所描述的实施例 (及/或其方面)可彼此组合来使用。所属领域的技术人员在回顾以上描述后将容易明白 许多其它实施例。因此，本发明的范围应参看所附权利要求书以及所述权利要求书所具 有的等效物的全部范围来确定。在所附权利要求书中，术语"包括"及"在其中"用作 相应术语"包含"及"其中"的简明英语等效物。而且，在所附权利要求书中，术语"包括"及"包含"均为开放式的，SP，包括除在权利要求中在此术语之后所列举的元件之 外的元件的系统、装置、物品或工艺仍被认为属于所述权利要求的范围内。此外，在所 附权利要求书中，术语"第一"、"第二"及"第三"等仅用作标记，且并不希望在其对 象上强加数字要求。提供发明摘要以符合37 C.F.R.§1.72(b)，所述37 C.F.R.gl.72(b)要求其允许读者快速确定所述技术性揭示内容的本质。其服从以下理解其将不用于解释或限制权利要求书 的范围或意义。而且，在以上具体实施方式
中，可将各种特征分组在一起以将揭示内容 连成整体。这不应被解释为希望使得未主张的所揭示特征对任何权利要求均为必要的。 而是，发明性标的物可在少于特定所揭示实施例的所有特征的情况下存在。因此，所附 权利要求书特此并入到具体实施方式
中，其中每一权利要求可独立作为单独实施例。
权利要求
1. 一种存储器单元，其包含垂直沟道，其在所述垂直沟道的第一端处耦合到电容器，所述垂直沟道经配置以增加形成所述沟道的材料的本征带隙能量；电介质，其大致围绕所述垂直沟道；及场电极，其使用所述电介质而耦合到所述垂直沟道。
2. 根据权利要求1所述的存储器单元，其中所述电容器是与动态随机存取存储器相关 联的双面电容器。
3. 根据权利要求1及2中任一权利要求所述的存储器单元，其中所述垂直沟道使用至 少一个共用掺杂区而耦合到所&电容器。
4. 根据权利要求3所述的存储器单元，其中所述至少一个掺杂区由硅衬底形成。
5. 根据权利要求1到4中任一权利要求所述的存储器单元，其中所述垂直沟道包括具 有大致圆形横截面的沟道部分。
6. 根据权利要求5所述的存储器单元，其中所述大致圆形横截面具有介于约0.5 nm 到约15nm之间的直径。
7. 根据权利要求1到6中任一权利要求所述的存储器单元，其中所述场电极经配置以 调节与所述电容器相关联的放电电流。
8. 根据权利要求1到7中任一权利要求所述的存储器单元，其中所述垂直沟道的长度 小于250腦。
9. 根据权利要求1到8中任一权利要求所述的存储器单元，其中所述电介质经配置以 支持沿所述垂直沟道的电场以便在所述第一端处使电荷与共用掺杂区耦合。
10. 根据权利要求1到9中任一权利要求所述的存储器单元，其中所述电介质经配置以 与沟道尺寸及所述沟道材料中的至少一者协作以增加所述本征带隙能量。
11. 一种系统，其包含多个电容性单元，其耦合到输入/输出电路，其中所述多个电容性单元中的一些 电容性单元包括耦合到存取晶体管的电容器，所述存取晶体管包含经配置以基于与 处理器相关联的信号而在所述电容器与导电区之间转移电荷的垂直沟道区，且其中 所述垂直沟道区包含至少一个纳米棒，所述纳米棒经配置以使用带隙能量差而降低 所述电容器与所述导电区之间的泄漏电流。
12. 根据权利要求ll所述的系统，其中所述至少一个纳米棒共用栅极区沟道材料。
13. 根据权利要求11或12中任一权利要求所述的系统，其中所述栅极区沟道材料包括 电介质及栅极导体中的至少一者。
14. 根据权利要求11到13中任一权利要求所述的系统，其中所述电介质包括栅极电介 质，所述栅极电介质经配置以支持所述垂直沟道区中的反转场。
15. 根据权利要求11到14中任一权利要求所述的系统，其中所述至少一个纳米棒由硅 衬底及硅晶片中的至少一者形成。
16. 根据权利要求11到15中任一权利要求所述的系统，其中所述电容器包括双面电容器。
17. 根据权利要求11到16中任一权利要求所述的系统，其中所述多个电容性单元经配 置以形成存储器模块的 一部分。
18. 根据权利要求11到17中任一权利要求所述的系统，其中所述存储器模块包含 DRAM模块。
19. 根据权利要求11到18中任一权利要求所述的系统，其中所述至少一个纳米棒包括 具有大于1.12eV的带隙能量的区。
20. —种存储器单位，其包含沟道区，其包含至少一个纳米棒，其中所述至少一个纳米棒包括半导体材料的垂 直传送区；栅极区，其将所述至少一个纳米棒的至少一部分包围在所述垂直传送区中；及 第一漏极/源极区，其耦合到所述至少一个纳米棒的支撑电容器单元的一端处。
21. 根据权利要求20所述的存储器单位，其中所述沟道区经配置以使用偏移带隙能量。
22. 根据权利要求20到21中任一权利要求所述的存储器单位，其中所述至少一个纳米 棒经配置以提供偏移带隙能量。
23. 根据权利要求20到22中任一权利要求所述的存储器单位，其中所述沟道区经配置 以降低与所述电容器单元相关联的关闭状态泄漏电流。
24. 根据权利要求20到23中任一权利要求所述的存储器单位，其中所述栅极区包括共 用栅极材料，所述共用栅极材料包含栅极电介质及栅极导体中的至少一者。
25. 根据权利要求20到24中任一权利要求所述的存储器单位，其中所述栅极区经配置 以使用共同栅极电极。
26. 根据权利要求20到25中任一权利要求所述的存储器单位，其中所述至少一个纳米 棒的直径介于约0.5 nm与约20 nm之间。
27. 根据权利要求20到26中任一权利要求所述的存储器单位，其中所述垂直传送区包括具有大于主体带隙能量的量化能量的部分。
28. 根据权利要求20到27中任一权利要求所述的存储器单位，其中所述沟道区耦合到 第二漏极/源极区。
29. 根据权利要求20到27中任一权利要求所述的存储器单位，其中第二漏极/源极区 及所述至少一个纳米棒中的至少一者由单晶半导体衬底形成。
30. 根据权利要求20到29中任一权利要求所述的存储器单位，其中所述垂直传送区包 括硅、硅锗及碳化硅中的至少一者。
31. 根据权利要求20到30中任一权利要求所述的存储器单位，其中所述栅极区包括包 含金属及多晶硅中的至少一者的材料。
32. 根据权利要求20到31中任一权利要求所述的存储器单位，其中所述电容器单元耦 合到行存取电路及列存取电路中的至少一者。
33. —种方法，其包含根据指定信号而将电荷传播穿过半导体材料中的预定垂直区，所述垂直区耦合到 与电容器相关联的电极；及使用所述预定垂直区阻挡电荷流动，其中所述半导体材料具有大于其本征带隙能 量的电子能带隙。
34. 根据权利要求33所述的方法，其中传播包括传播穿过至少一个纳米棒。
35. 根据权利要求33到34中任一权利要求所述的方法，其中传播包括传播电荷以使所 述电容器放电。
36. 根据权利要求33到35中任一权利要求所述的方法，其中阻挡包括阻挡与泄漏电流 相关联的电荷。
37. 根据权利要求33到36中任一权利要求所述的方法，其中阻挡包括结合与栅极电位 相关联的偏压场使用所述电子能带隙来选择性地阻挡。
38. —种方法，其包含-使用第一半导体材料及第二半导体材料来形成垂直沟道晶体管，所述第一半导体材料并入有纳米棒几何形状以增加所述第一半导体材料的电子能隙，且所述第二半 导体材料具有小于所述第一半导体材料的所述电子带隙能量的本征电子带隙能量；及形成封闭第一半导体材料的一部分的栅极区。
39. 根据权利要求38所述的方法，其中形成垂直沟道晶体管包括使用包括硅的材料来 形成。
40. 根据权利要求38到39中任一权利要求所述的方法，其中使用所述第一半导体材料 来形成垂直沟道晶体管包括使用具有与硅相同的晶格常数的第一半导体材料。
41. 根据权利要求38到40中任一权利要求所述的方法，其中形成垂直晶体管沟道包括 使用自组装层来形成。
42. —种方法，其包含-形成包含至少一个垂直纳米棒的存取晶体管； 形成由所述存取晶体管支撑的电容器单元；及 使用多个电极将所述存取晶体管连接到所述电容器单元。
43. 根据权利要求42所述的方法，其中形成存取晶体管包括形成环形栅极结构。
44. 根据权利要求43所述的方法，其中形成环形栅极结构包括形成环形栅极电介质及 环形栅极电极。
45. 根据权利要求42到44中任一权利要求所述的方法，其中形成存取晶体管包括形成 共用漏极/源极区。
46. 根据权利要求42到45中任一权利要求所述的方法，其中形成存取晶体管包括使用 间隔物层来移除材料。
47. 根据权利要求46所述的方法，其中移除包括移除由衬底支撑的材料。
48. 根据权利要求46到47中任一权利要求所述的方法，其中移除包括移除衬底材料及 一部分半导体晶片中的至少一者。
49. 根据权利要求42到48中任一权利要求所述的方法，其中形成存取晶体管包括首先 形成所述至少一个垂直纳米棒。
50. 根据权利要求42到49中任一权利要求所述的方法，其中连接所述存取晶体管包括 使用电容器极板将所述至少一个纳米棒耦合到所述电容器单元。
51. 根据权利要求42到49中任一权利要求所述的方法，其中连接所述存取晶体管包括 使用栅极电极将所述存取晶体管连接到所述电容器单元。
52. —种存储器单元，其包含邻近于衬底层的存取晶体管，所述存取晶体管包含经成形为棒的至少一个垂直沟 道，所述至少一个垂直沟道与另一垂直沟道共用栅极电极及至少一个漏极/源极区； 及电容器，其耦合到所述存取晶体管的一端。
53. 根据权利要求52所述的存储器单元，其中所述栅极电极封闭包括量化带隙能量的 区。
54. 根据权利要求52到53中任一权利要求所述的存储器单元，其中所述至少一个垂直 沟道由所述衬底层形成。
55. 根据权利要求52到54中任一权利要求所述的存储器单元，其中所述衬底层为硅晶 片。
56. 根据权利要求52到55中任一权利要求所述的存储器单元，其中所述至少一个垂直 沟道、所述衬底层及所述至少一个漏极/源极区由具有相同晶格常数的材料形成。
57. 根据权利要求52到56中任一权利要求所述的存储器单元，其中所述至少一个垂直 沟道、所述衬底层及所述至少一个漏极/源极区由单一材料形成。
58. —种方法，其包含-在垂直电子沟道中建立第一电场；在所述垂直电子沟道中建立第二电场以使电容器放电，其中所述垂直电子沟道包 括具有大于硅的第一带隙能量的半导体材料，且其中所述垂直电子沟道耦合到具有低于所述第一带隙能量的第二带隙能量的材料区，且其中所述垂直电子沟道及所述 材料区中的至少一者具有等于硅的晶格常数。
59. 根据权利要求58所述的方法，其中建立第一电场包括在电容器极板上建立电荷。
60. 根据权利要求59所述的方法，其中建立电荷包括在与双面电容器相关联的所述电 容器极板上建立电荷。
61. 根据权利要求58到60中任一权利要求所述的方法，其中建立第一电场包括在电容 器极板上建立电荷。
62. 根据权利要求58到61中任一权利要求所述的方法，其中建立第一电场包括建立具 有垂直电位梯度的第一电场。
63. 根据权利要求58到62中任一权利要求所述的方法，其中建立第二电场包括使与动 态只读存储器单元相关联的电容器放电。
64. 根据权利要求58到63中任一权利要求所述的方法，其中建立第二电场包括建立具 有径向电位梯度的第二电场。
65. —种系统，其包含用户接口，其耦合到存储器，所述存储器包含多个电容器单元，所述电容器单元 中的至少一部分包括至少一个存取晶体管，所述存取晶体管包含经成形为棒的至少 一个垂直沟道，其中所述棒包括第一带隙能量区及第二带隙能量区，所述第二带隙 能量低于所述第一带隙能量，且其中所述第一带隙能量区与所述第二带隙能量区协 作以降低沟道泄漏电流。
66. 根据权利要求65所述的系统，其中所述用户接口耦合到个人数字助理、手机、电 视、计算机及网络服务器中的至少一者。
67. 根据权利要求65到66中任一权利要求所述的系统，其中所述用户接口经配置以接 收与处理器及调制解调器中的至少一者相关联的信号。
68. 根据权利要求65到67中任一权利要求所述的系统，其中所述用户接口经配置以将 信号传输到处理器、显示器及存储装置中的至少一者。
全文摘要
本发明描述用于在半导体存储器存储单元中降低泄漏电流的方法及结构。可在存取晶体管(400)的沟道区中使用垂直定向的纳米棒(403)。可使纳米棒直径足够小以使所述存取晶体管的所述沟道区中的电子带隙能量增加，从而可用以在所述存取晶体管的关闭状态下限制沟道泄漏电流。在各种实施例中，所述存取晶体管可电耦合到双面电容器(425)。本发明还揭示根据本发明实施例的存储器装置及包括所述装置的系统。
文档编号H01L29/06GK101553915SQ200780034711
公开日2009年10月7日 申请日期2007年9月20日 优先权日2006年9月20日
发明者古尔特杰·S·桑胡, 钱德拉·穆利 申请人:美光科技公司