专利名称：场效应异质结构晶体管的制作方法
技术领域：
本发明涉及异质结场效应晶体管以及制作和操作异质结场效应晶 体管的方法。
背景技术：
图1示意性示出基于0<x<l的AlxGa(i-x)As异质结构的场效应晶体 管(FET)IO。 FET10包含砷化镓(GaAs)层12、砷化铝镓(AlxGa(1-x)As) 层14、金属性源电极16、金属性漏电极18和金属性栅电极20。金属性 源电极和漏电极16、 18位于AlxGa(Lx)As层14，的薄部分14，上，所述 薄部分本身置于GaAs层12上。薄部分14，可以在在原始 AlxGa(1-x)As/GaAs异质结构上形成台面状结构的蚀刻期间产生。从金属性源电极和漏电极16、 18扩散出来的金属渗入AlxGa(1.x)As 层14的薄部分14'。扩散金属示意性用大的点D表示，扩散金属使得 源电极和漏电极16、 18的下边界较不清楚。具体而言，扩散金属D至 少延伸到GaAs层12和AlxGao-x)As层14之间的界面22。因此，扩散金 属D改善了源电极和漏电极16、 18与AlxGa(1-x)As/GaAs异质结界面22 之间的电接触。在源电极和漏电极16、 18之间，AlxGa(100As层14形成台面状结 构M，其垂直地高于源电极和漏电极16、 18。台面状结构M支撑源电 极和漏电极16、 18上方的金属性栅电极20。也就是说，台面状结构M 将金属性栅电极20与源电极和漏电极16、 18电学隔离。台面状结构M 还将金属性栅电极20与AlxGa0-x)As/GaAs异质结构界面22电学绝缘。在FET 10中，二维电子气(2DEG)可被俘获在AlxGa(1—x)As/GaAs 异质结界面22。 2DEG可传送FET 10中的大部分或者全部的源极 - 漏 极电流。2DEG在FET IO中可具有高的迁移率。金属性栅电极20上的 电压控制2DEG中的电子浓度。发明内容在例如图1中示出的场效应晶体管(FET)中'，金属性源电极和漏4电极的边缘与金属性栅电极的边缘对齐，使得可获得良好性能。但不幸 的是，形成这种对齐而不产生金属性源或漏电极与金属性栅电极之间的
短路是困难的。各种实施例提供了基于半导体异质结构的FET,其中栅 电极的边缘与源电极和漏电极的边缘不对齐。
一个实施例描述了一种包含FET的装置。该FET包含第一半导体 的区域和位于该第一半导体的区域上的第二半导体的层。该层和该区域 形成半导体异质结构。该FET还包含位于该区域和该层其中之一上的 源电极和漏电极，以及置为控制该半导体异质结构的沟道部的电导率的 栅电极。该沟道部位于该源电才及和漏电极之间。该栅电极置为垂直地位 于该沟道部以及该源电极和漏电极的部分的上方。
在一些实施例中，该异质结为GaAs/AlxGa(,-x)As异质结构，其中 0<x<l。
在一些实施例中，该FET还包含位于该沟道部与栅电极之间以及该 栅电极与源电极和漏电极的所述部分之间的电介质层。
另一实施例描述了一种方法。该方法包含提供半导体异质结构以及 在该半导体异质结构上形成源电极和漏电极。该方法包含在源电极和漏 电极的部分上方以及位于该源电极和漏电极之间的半导体异质结构的 部分上方沉积电介质层。该方法包含形成栅电极，该栅电才及垂直地位于 介于该源电极和漏电极之间的该半导体异质结构的所述部分的上方以 及垂直地位于该源电4及和漏电极的部分的上方。
在一些实施例中，该异质结构为GaAs/AlxGaG-x)As异质结构，其中 0<x<l。
图1为场效应晶体管(FET )的截面图，该FET具有GaAs/AlxGa0-x)As 异质结构以及与源电极和漏电极对齐的栅电极；
图2为FET的截面图，该FET具有半导体异质结构以及未与源电 极和漏电极对齐的4册电极；
图2A为图2的FET的实施例的截面图，其中GaAs/AlxGa(^As异 质结构配置用于电子介导的(electron-mediated)导电(conduction);
图2B为图2的FET的实施例的截面图，其中GaAs/AlxGa(i-x)As异 质结构配置用于空穴介导的(hole-mediated)导电；图2C为图2的FET的实施例的顶3见图，该FET包含辅助4册^l用于
横向控制其中的沟道内的导电；
图2D为包含A-A标记线的图2C的FET的垂直面的截面图3A描绘图2A的FET的两个实施例中2DEG栽流子浓度与栅极
电压的曲线图，该两个实施例具有组分不同的GaAs/AlxGa(,-x)As异质结
构；
图3B描绘FET的两个实施例的电子迁移率与栅极电压的曲线图， 该两个实施例的2DEG栽流子浓度与栅极电压的曲线图示于图3A;以 及
图4为说明制作FET的方法的流程图，该FET具有GaAs/AlxGa(1-x)As 异质结构以及未与源电极和漏电极对齐的栅电极，例如图2A的FET。 在附图及文字描述中，相同参考数字表示具有相似功能的元件。 在附图中，某些特征的相对尺寸被放大以更清晰地说明其中的 一 个 或多个结构。
这里，各种实施例通过附图以及具体实施方式
予以更全面地描迷。 然而，本发明可以通过各种形式来实施，并不限于在附图和具体实施方 式中所描述的实施例。
具体实施例方式
这里，半导体异质结构是指第一半导体的层位于第二半导体的区域 上的结构，其中第一和第二半导体为结晶态且由不同合金形成。该层和 区域之间界面附近的该半导体异质结构的部分称为半导体异质结。第一 半导体的层例如可以外延生长在第二半导体的区域上。
图2说明场效应晶体管(FET) 30,其配置成在半导体异质结俘获 荷电栽流子即电子或空穴的二维气(2DGCC) 。 FET 30包含第一结晶 态半导体的区域32、第二结晶态半导体的层34、源电极36、漏电极38、 电介质层40和栅电极42。第二结晶态半导体的层34位于第一结晶态半 导体的区域32的平坦表面上。第一和第二结晶态半导体具有不同合金 组分，使得其界面44为半导体异质结。源电极和漏电极36、 38位于第 二半导体的层34上。电介质层40垂直地置于第二半导体的层34的位 于源电极和漏电极36、 38之间的部分上方，且覆盖源电4及和漏电极36、 38本身的部分。栅电极42位于电介质层40上，且垂直地覆盖源电极和漏电极36、 38二者的部分以及第二半导体的层34介于源电极和漏电极 36、 38之间的部分。因此，栅电极42的边缘未与源电极和漏电极36、 38的边缘对齐。下方的电介质层40将栅电极42与第二半导体的层34 以及源电极和漏电极36、 38均电绝缘。
在各种实施例中，源电极和漏电极36、 38与半导体异质结导电接 触。例如，源电极和漏电极36、 38的导电材料可以垂直地扩散到下方 的第二半导体的层34中，以形成与半导体异质结的高导电连接。因此， 源电极和漏电极36、 38的底部边界可以粗糙。
FET 30配置成使得2DGCC可以被俘获在第二半导体的层34和第 一半导体的区域32之间的界面44处。具体而言，第一和第二半导体的 合金组分选择为使得能够施加电压到栅电极42以引起这种俘获。在存 在被俘获的2DGCC时，界面44附近的半导体异质结作为该半导体异质 结的有源沟道部。该有源沟道部可以在源电极和漏电极36、 38之间传 送电流。
图2A至2D说明FET 30的具体实施例，其中有源沟道部为0<x<l 的AlxGa(i.x)As/GaAs异质结。
图2A示出FET30A，其有源沟道部可以提供电子介导的导电。FET 30A包含结晶态砷化镓(GaAs)层32、结晶态砷化铝镓(AlxGa0_x)As) 层34、源电极36、漏电才及38、电介质层40和4册电才及42。
GaAs层32具有原子级平坦顶面44且通常未掺杂。GaAs层32可 用作机械支撑衬底或者可以放置在单独的支撑衬底46的表面例如GaAs 衬底的[100]上。
结晶态AlxGa(1.x)As层34位于结晶态GaAs层32上，与结晶态GaAs 层32形成平滑的AlxGa(1-x)As/GaAs界面44。结晶态AlxGa(1-x)As层34 可具有多种半导体组分，且也通常未掺杂。限定化合物半导体合金的参 数"x"可以在
的范围内，且可以在[O.，0.25]的范围内。示 例性的结晶态AlxGa(^As层34厚约100纳米(nm)，可以形成有薄 GaAs (未示出)(例如约5nm的GaAs)帽层或者未形成有该帽层。
源电极和漏电极36、 38位于结晶态AlxGa(i-x)As层34的表面上。源 电才及和漏电4及36、 38可以由例如金属层或多金属层(multi-metal layers) 形成。 一种示例性的导电多金属层具有如下自底到顶的层结构约4nm 的镍(Ni)、约100nm的锗(Ge)、约200nm的金(Au)和约80nm的Ni。源电极和漏电极36、 38的下边界可以平滑或者不平滑。源电极 和漏电极36、 38的金属/材料通常垂直扩散到AlxGa("x)As层34中，例 如图2中用黑点D示意性所示。相当数量的源电极和漏电极36、 38的 金属或导电材料至少扩散直到AlxGao^As/GaAs界面44,且可以扩散至 略深于AlxGa(k)As/GaAs界面。该相当数量的扩散金属或导电材料产生 源电极和漏电极36、38与AlxGa0-x;)As/GaAs界面44之间的高导电连接。 电介质层40垂直地位于AlxGa(1-x)As层36的一部分上，例如位于源 电极和漏电极36、 38之间的部分上，且垂直地覆盖源电极和漏电极36、 38的部分。电介质层40可由无冲几电介质或有机电介质形成，其中所选 择的电介质传统上在微电子产业中用于制作FET。 一示例性的电介质层 40为非晶SigN4或Si02层，例如厚约120nm。另一示例性的电介质层 40为有冲几电介质例如聚酰亚胺的层。电介质层40还可包含一系列的电 介质层。
栅电极42位于电介质层40上并垂直地覆盖源电极和漏电极36、 38 二者的部分以及位于源电极和漏电极36、 38之间的AlxGa(1-x)As层34 的部分。因此，4册电极42的边缘未与源电极和漏电才及36、 38的边缘对 齐。下面的电介质层40将栅电极42与AlxGaG-x)As层34以及源电极和 漏电极36、 38电绝缘。示例性的栅电极42可以由微电子制造中传统上 4吏用的导体形成。例如，该栅电极可以是厚约30nm以上的铝层。
FET 30A配置成使得可以在GaAs层32和AlxGa(1-x)As层34之间的 界面44处或附近俘获2DEG。实际上，位于源电极和漏电极36、 38之 间的半导体异质结可以用作FET 30A的有源沟道。在界面44周围，被 俘获的2DEG中电子的浓度由施加到栅电极42的电压决定。该2DEG 在FET30A中可以具有非常高的迁移率。
在FET 30A中，被俘获的2DEG的存在例如可以通过乂见测量子霍尔 效应而被观察到。实际上，传统测量可以显示分数量子霍尔效应的若干 状态的存在。
在FET 30A的一些实施例中，被俘获的2DEG中的电子浓度可以在 0.5x 10"/cn^至2.2x 10"/cn^的范围，且被俘获的电子的迁移率可以大 于10 x 106cm2/V.sec。
图2B示出图2的FET30的另一具体实施例FET30B。在FET 30B 中，半导体异质结同样形成在AlxGa(1-x)As/GaAs界面44周围，其中
80<x<l。 FET 30B设计成有利于该半导体异质结的有源沟道部中的空穴 导电，即，通过形成二维空穴气(2DHG) 。 FET 30B包含结晶态衬底 46、结晶态GaAs层32、结晶态AlxGa(1.x)As层34、源电极36、漏电极 38、电介质层40和栅电极42。
在FET30B中，结晶态衬底46可以是例如具有平滑[100]顶面的结 晶态GaAs衬底。
在FET 30B中，结晶态GaAs层32可以是外延生长在结晶态衬底 46顶面上的约200nm的GaAs。
在FET 30B中，结晶态AlxGa(1-x)As层34可以是外延生长的 AlxGa(i力As层，且合金参数例如可以满足x-0.24。该AlxGaG-x)As合金 层可以厚约200nm。 AlxGa(.x)As层34可以覆盖有外延生长的薄帽层(例 如约5nm的GaAs)(未示出)或者未覆盖有所述帽层。
在FET 30B中，源电极和漏电极36、 38的金属可以扩散穿过 AlxGa()_x)As层34到AlxGa(卜x)As/GaAs界面44,如黑点D示意性所示。 这种扩散金属可以用作源电极和漏电极36、 38与半导体异质结之间的 高导电的电学连接，且也可以用作该AlxGa(^As/GaAs异质结构的p型 掺杂剂。源电极和漏电极36、 38的示例性构造包括Au和铍(Be)。 一 种示例性的构造提供厚约250nm的底部AuBe层和厚约60nm的顶Au 层。另 一种示例性的构造提供厚约80nm的底部AuBe层、厚约50nm的 中间钛(Ti)层和厚约200nm的顶Au层。在这两种构造中，底部AuBe 层可具有一合金组分，例如，该合金的约98-99重量百分比(wt% )为 Au,该合金的约1-2 wt%为Be。
在FET30B中，电介质层40可以为例如氮化硅或二氧化硅。例如， 电介质层40可以由约120nm的非晶氮化硅形成。
在FET30B中，栅电极42的边缘也未与源电极和漏电极36、 38的 边缘对齐。相反，栅电极42垂直地覆盖源电极和漏电极36、 38的部分， 且垂直地覆盖位于源电极和漏电极36、 38之间的AlxGa(1_x)As/GaAs异质 结构的部分。示例性的栅电极42可以是约30nm以上的气相沉积Al。
图2C至2D示出图2的FET 30的另 一具体实施例FET 30C。 FET 30C 包含第一结晶态半导体层32、第二结晶态半导体层34、源电极36、漏 电极38、电介质层40和上面的栅电极42，以及结合图2的FET 30所 迷的结晶态衬底46。要素/特征32、 34、 36、 38、 40、 42、 44、 46可具
9有例如结合图2A和2B的FET 30A、30B所迷的組分和/或布置。FET 30C 还包含位于第二结晶态半导体层34上或上方的一对辅助栅极49。辅助 栅极49可以是例如约90nm的Ti层，且可具有各种形状。非常薄的电 介质层47夹置或不夹置于辅助栅极49和第二结晶态半导体层34之间。
在一些实施例中，FET 30C可包含夹置于辅助电极49和第二结晶 态半导体层之间的薄电介质层(未示出)。例如，该薄电介质层可以是 约50nm的氮化硅。这种薄电介质层可以将辅助栅极49与下方的第二结 晶态半导体层34电绝缘。
在操作时，辅助栅极49可被偏置以横向限制，或更通常地，耗尽 相关2DGCC中的电荷栽流子的有源半导体沟道。例如，辅助栅极49可 以不偏置或者与上方的栅电极42相反地偏置。在后一情形中，辅助栅 极49通常耗尽2DGCC的电荷载流子的半导体异质结的下方部分，例如， 由此限制连接源电极和漏电极36、 38的有源沟道的横向范围或电导率。
在一些实施例，图2和2A至2D的FET30、 30A、 30B和30C,半 导体异质结构可具有台面结构。于是，栅电极42、电介质层40以及源 电极和漏电极36和38的部分、可以与该台面结构的边缘交叠。因此， 这些结构的部分将位于半导体异质结构上，且这些结构的部分将离开半 导体异质结构放置。
图3A示意性示出对于AlxGa(l-x)As层34中Al百分比不同的图2A 的FET 30A的实施例，2DEG中电子浓度与单位为伏特(V)的栅极电 压之间关系。空心圆的数据对应于AlxGa(1-x)As层34的合金参数"x"为 约0.1,即大致上AlcuGao.9As的FET 30A。实心正方形的数据对应于 AIxGa(!.x)As层34的合金参数"x，，为约0.24,即大致上Al。.24Ga。.76As的 FET 30A。所示值表明，在FET 30A的这些实施例中，可以获得0.5 x 1011 每平方厘米(/cm2)的电子浓度。所示值还表明，2DEG中最大可获得 电子浓度随AlxGa^x)As层34中Al百分比变化。注意，2DEG中的电子 浓度看上去在一外加的栅极电压达到最大值，使得更大的外加栅极电压 无法引起该浓度的大幅增加。
图3B示意性示出对于FET30A的相同的该两个实施例，单位为平 方厘米每伏特'秒(cmVV'sec)的电子迁移率的数据与栅极电压之间关 系。空心圆和实心正方形分别对应于合金参数约为0.1和约0.24的 AlxGa(1-x)As层34的FET 30A 所示值表明，FET 30A的这两个实施例都能够产生约4 x 106cm2/V.sec或更高的电子迁移率。
再次参考图2，FET30的其他实施例可具有不同的半导体异质结构。 具体而言，各种实施例不限于基于AlxGa(1-x)As/GaAs异质结构的FET 30。 相反，FET 30的实施例旨在包括响应于合适电压施加到栅电极42而能 够在其异质结界面44俘获相当浓度的2DGCC的任何半导体异质结构。 基于上述教导，本领域技术人员能够使用AlxGan.x)As/GaAs异质结构以 外的半导体异质结构来构建图2的FET 30的实施例，而无需进行过度 的实验。例如，FET30可具有包含(Kx〈1的硅锗(SixGe(,.x))/Si异质结的 半导体异质结构。
图4说明使用例如0<x<l的GaAs/AlxGa(1.x)As异质结构的半导体异 质结构来制作FET的方法50。在该FET中，栅电^fel的边缘未对齐源电 极和漏电极的边缘，例如，同图2和2A至2D的FET30、 30A、 30B、 30C中那样。
方法50包括提供具有原子级平滑顶面的第一结晶态半导体的区域 (步骤52)。该第一材料的区域可以是GaAs层，例如图2A至2B和 2D的GaAs层32。提供步骤52可包括在大致上晶格匹配的结晶态衬底 例如图2A的衬底46上进行GaAs的传统外延生长。该外延生长例如可 在结晶态GaAs衬底的[100]表面上产生例如约200nm的GaAs。
方法50包括在第一半导体的区域的顶面上形成第二结晶态半导体 的层，由此制作半导体异质结(步骤54)。第二结晶态半导体的层可以 是AlxGaG.x)As层，例如图2A的AlxGa(1.x)As层34。形成步骤54可涉及 例如在外延生长的GaAs层上进行AlxGa("x)As的传统外延生长。该外延 生长可形成厚约lOOnm以上的AM3ad力As层。在外延生长期间，Al摩 尔份数可受控制，使得该AlxGa(1-x)As层的合金参数"x，，在
范围内或者在[O.l， 0.25]范围内，例如"x"为约0.1或约0.24。在一些 这种实施例中，方法50还可包括在AlxGa(i-x)As层上外延生长薄GaAs 帽层。GaAs帽层通常足够厚，以便在AlxGa^x)As层在标准条件暴露于 大气时防止AlxGa(,-x)As层氧化。例如，GaAs帽层厚约5nm。
在一些实施例中，方法50可包括进行掩模控制的蚀刻，由在形成 步骤54形成的半导体异质结构制作台面结构。对于AlxGa(1-x)As/GaAs， 一种合适的湿蚀刻剂为100体积份数的H20、 10体积份数的磷酸和2体 积份数的30%H2O2的溶液。对于开始包含在约200nm GaAs上的约lOOnm的AlxGa(1-x)As的AlxGa0-x)As/GaAs异质结构，该湿蚀刻可形成高 度约200nm的台面。
接着，方法50包括在步骤54形成的半导体异质结构上形成源电极 和漏电才及，例如源电极和漏电极36、 38 (步骤56)。对于如上所述的 AlxGa(1-x)As/GaAs异质结构，源电极和漏电极在AlxGa(i_x)As层或GaAs 帽层上恰当地形成。形成步骤56可包括在掩模(例如通过传统光刻工 艺制作的掩模)的控制下，进行一个或多个传统金属气相沉积。源电极 和漏电极可由金属层或者金属多层形成，且可具有各种厚度和横向尺 寸。
对于提供电子介导的导电的AlxGa(k)As/GaAs异质结构，形成步骤 56可涉及进行一系列沉积，其形成用于源电极和漏电极的金属多层。该 金属多层自底到顶可包括例如4nm的Ni、 200nm的Au、 100nm的Ge 和80nm的Ni。
对于提供空穴介导的导电的AlxGa(^)As/GaAs异质结构，形成步骤 56还可涉及进行一系列沉积，其形成金属多层。 一种金属多层自底到顶 可包括例如厚约250nm的AuBe层和厚约60nm的Au层。底AuBe层可 具有约98wt %至约99 %为Au且约1 wt %至约2wt %为Be的示例性合金 组分。
在包括形成AlxGa(l-x)As/GaAs台面结构的实施例中，方法50可将源 电极和漏电极布置成与台面的边缘交叠。
方法50可包括随后进行退火，引起金属和/或导电材料从沉积的源 电极和漏电极垂直地扩散到下方的半导体异质结构中(步骤58)。该退 火导致相当数量的源电极和漏电极的金属或导电材料扩散到异质结，例 如对于基于上述AlxGa(1_x)As/GaAs异质结构的实施例，扩散到 AlxGa(卜x)As/GaAs界面。对于图2B的示例性AlxGa(1-x)As/GaAs异质结构， 一次退火包括从室温到约180。C例如在约20秒内快速提升该开始结构
约450'C维持约IO至15分钟。当然，退火时间随AlxGa(Lx)As层的厚度 和任意GaAs帽层的厚度而变化。
在一些实施例中，方法50还可包括进行掩模控制的金属沉积以在 半导体异质结构上或上方形成辅助栅电极，例如形成图2C至2D的电极 49。该沉积步骤可涉及进行传统工艺以沉积约90nm的Ti。在Ti沉积之前，该方法还可包括进行传统沉积以在半导体异质结构上形成约50nm 的绝缘氮化硅层。
方法50包括在位于源电极和漏电极之间的半导体异质结构的部分 上方沉积电介质层以及在该源电极和漏电极本身的相邻部分上方沉积 该电介质层(步骤60)。该电介质层可以是例如Si3N4或Si02，且可以 通过任何传统工艺来沉积。对于上迷的AlxGa(i.x)As/GaAs异质结构，非 晶Si3N4的传统等离子体增强化学气相沉积(PECVD)可以形成该电介 质层，例如图2A至2B和2D的电介质层40。该电介质层可具有约120nm 以上的示例性厚度。
方法50还包括在电介质层上形成栅电极(步骤62)。栅电极形成 于位于源电极和漏电极之间的区域上方以及源电极和漏电极本身的相 邻部分上方。也就是说，形成步骤62形成栅电极，该栅电极的边缘不 在源电极和漏电才及的边缘上方垂直地对齐。用于形成栅电极的一个示例 性工艺包括在电介质层上形成图案化掩模，进行金属的蒸镀沉积以形成 该栅电极，以及随后通过传统工艺除去该掩才莫。例如，该沉积可涉及热 蒸镀Al从而以约0.5nm/sec的速率沉积Al 10秒，以及以约1.5mn/sec 的速率继续该沉积，直至约30nm以上的Al层被沉积。
在一些实施例中，方法50还包括在进行步骤60的电介质沉积之前， 在源电极和漏电极上分散大的非粘着颗粒例如铟块的覆盖物。这些颗粒 选择为使得轻微机械处理可以除去这些颗粒，由此露出位于下面的源电 极和漏电极上的金属性接触区域。露出的金属性接触区域于是可以用于 制作到最终FET的源电极和漏电极的电学连接
从上述公开内容、图示以及权利要求，其他实施例对于本领域技术 人员而言是显而易见的。
1权利要求
1.一种设备，包括场效应晶体管，包括第一半导体的区域；位于第一半导体的区域上的第二半导体的层，该层和区域形成半导体异质结构；位于该区域和该层其中之一上的源电极和漏电极；以及置为控制该半导体异质结构的沟道部的电导率的栅电极，该沟道部位于该源电极和漏电极之间，该栅电极置为垂直地位于该沟道部的上方以及置为位于该源电极和漏电极的部分的上方。
2. 如权利要求1所述的设备，其中该源电极和漏电极的材料扩散 到该区域和该层的该其中之一的相邻部分中。
3. 如权利要求2所述的设备，其中该源电极和漏电极包括金属， 该金属扩散到该层和该区域其中之一 中。
4. 如权利要求2所述的设备，其中该场效应晶体管还包括位于该之间的电介质层。
5. 如权利要求1所迷的设备，其中该第一半导体和第二半导体包 括镓和砷。
6. —种方法，包括 提供半导体异质结构；在该半导体异质结构上形成源电极和漏电极；在该源电才及和漏电极的部分的上方以及位于该源电极和漏电极之 间的该半导体异质结构的部分的上方沉积电介质层；以及形成垂直地位于介于该源电极和漏电极之间的该半导体异质结构 的部分的上方以及垂直地位于该源电极和漏电极的部分的上方的栅电 极。
7. 如权利要求6所述的方法，还包括
8.如权利要求6所述的方法，还包括在介于该源电极和漏电极之间的该半导体异质结构的所述部分上 以及该源电极和漏电才及的部分的上方形成电介质层，该栅电才及置于该电介质层上；以及使导电材料从该源电极和漏电极扩散到该半导体异质结构中。
9. 如权利要求6所述的方法，其中提供半导体异质结构包括在第 二半导体的区域的表面上外延生长第一半导体的层。
10. 如权利要求9所述的方法，其中该第一和第二半导体包含镓和
全文摘要
一种设备包括场效应晶体管(FET)。该FET包括第一半导体的区域和位于第一半导体的区域上的第二半导体的层。该层和区域形成半导体异质结构。该FET还包括位于该区域和层其中之一上的源电极和漏电极，以及置为控制该半导体异质结构的沟道部的电导率的栅电极。该沟道部位于该源电极和漏电极之间。该栅电极置为垂直地位于该沟道部以及该源电极和漏电极的部分的上方。
文档编号H01L29/423GK101517742SQ200780035547
公开日2009年8月26日 申请日期2007年9月21日 优先权日2006年9月25日
发明者R·L·维勒特 申请人:卢森特技术有限公司