专利名称：减少集成电路封装厚度的结构的制作方法
技术领域：
本实用新型涉及集成电路封装，特别是指一种减少集成电路封装厚度 的结构。
背景技术：
现有集成电路的封装结构，特别是以金属导线架为载板的封装结构如图4中所示，大多是先于导线架22的芯片置放区上方点上一层粘合胶24， 再将一芯片21通过该粘合胶24粘合于该导线架22上，接着打上金属导 线23，再以一封胶25将所述芯片21、导线架22及金属导线23封装。然而此种封装方式，却有其厚度上的限制，因为芯片21是放置于导 线架22正面，加上该金属导线23连结该芯片21与该导线架22上的接点， 形成有预定弯曲高度，以及为了不使导线架22背面产生金属氧化，需将 导线架22整体包覆于封胶25内，所以使集成电路的封装整体厚度无法縮 小，导致使用金属导线架22的封装件使用限制较大。如上所述，现有的集成电路的封装结构，确有其设计结构上的缺陷， 以待改进。实用新型内容本实用新型的主要目的在于提供一种减少集成电路封装厚度的结构， 其是将芯片设置于金属导线架背部，用以降低金属导线架封装后的高度。 为了达成前述目的，依据本实用新型所提供的一种减少集成电路封装厚度的结构，包含有 一导线架、 一芯片以及多个打线；该导线架，具有 一正面以及一背部贴合面，该导线架于该正面设有多个脚位，且该导线架 上设有镂空部；该芯片，尺寸大于该导线架的该背部贴合面，且该芯片设 有多个电极，该芯片贴合于该导线架背部贴合面，且所述电极是对应于该 镂空处；所述打线，是穿过所述镂空部连接所述脚位与所述电极。本实用新型的有益效果是，透过上述芯片反置的设计，可以有效的运 用导线架下方的空间，而降低打线的高度，节省导线架上方的封装空间， 且于不用增加成本设备的状况下，即可达成縮小封装厚度的目的。为了详细说明本实用新型的特征及功效所在，兹举以下较佳实施例并 配合图式说明如后。
图1是本实用新型一较佳实施例的立体图； 图2是本实用新型一较佳实施例的侧视图； 图3是本实用新型一较佳实施例的侧视图；以及 图4是现有实施例的侧视图。主要组件符号说明IO集成电路的封装结构11芯片12导线架13打线14电极15 B-STAGE胶层16脚位17镂空部18正面19背部贴合面20封胶21芯片22导线架23金属导线24粘合胶具体实施方式
请参阅图1至图2，其是为本实用新型一较佳实施例所提供的一种减 少集成电路封装厚度的结构IO，其包含有 一导线架12、 一芯片ll以及 多个打线13;该导线架12，具有一正面18以及一背部贴合面19，该导线 架12的该正面18设有多个脚位16，且该导线架12上设有镂空部17;该 芯片11，设有多个电极14，该芯片11与该导线架12间是设有一层接合 胶，该接合胶可为B-STAGE胶层15，该B-STAGE胶层15将该芯片11粘着 于该导线架12的背部贴合面19，且所述电极14是对应于该镂空部17， 该芯片11正面大于该导线架12背部贴合面；所述打线13，是穿过所述镂 空部17连接所述脚位16与所述电极14。再请参阅图3，其显示本实用新型一较佳实施例封装后的结构，透过 本实用新型中导线架12上镂空部17的设计，当该芯片11与该导线架12 的背部贴合面19粘着时，该芯片11上的电极14可对应于该导线架12的 镂空部17，并显露于该导线架12的正面18，使所述打线13得以穿越该镂空部17电性连结所述脚位16与所述电极14，最后再以封胶20将该集 成电路的封装结构10包覆，其中因为该芯片11设于该导线架12的背部 贴合面19，所以该电极14的位置低于该导线架12，且所a^打线13的高 度亦随该电极14的位置下降，因而减少导线架12上方的封装空间，而降 低整体封装的厚度。由上可知，本实用新型所可达成的功效在于透过上述芯片反置的设 计，能够充分利用导线架12下方的空间，而降低打线的高度，节省导线 架上方的封装空间，进而縮小了该封装体的厚度，具有适用性较高的特色。本实用新型的上述各构件仅是用来说明，并非用以限制本案的申请专 利范围，其它的等效构件替换，亦应为本案的范围所涵盖。
权利要求1.一种减少集成电路封装厚度的结构，其特征在于包含有一导线架，具有一正面以及一背部贴合面，该正面设有多个脚位，且该导线架上设有镂空部；一芯片，尺寸大于该导线架的该背部贴合面，该芯片设有多个电极，该芯片正面粘贴于该导线架背部贴合面，且所述电极是对应于该镂空部；多个打线，是穿过所述镂空部连接所述脚位与所述电极。
2. 依据权利要求1所述的减少集成电路封装厚度的结构，其特征在于: 该芯片与该导线架间的粘贴采用B-STAGE胶层。
专利摘要本实用新型一种减少集成电路封装厚度的结构，包含有一导线架、一芯片以及多个打线；该导线架，具有一正面以及一背部贴合面，该正面设有多个脚位，且该导线架上设有镂空部；该芯片，尺寸大于该导线架的该背部贴合面，该芯片设有多个电极，该芯片贴合于该导线架背部贴合面，且所述电极对应于该镂空处；所述打线，穿过所述镂空部连接所述脚位与所述电极。本实用新型的设计，可以有效的运用该导线架下方的空间，而将芯片设于该导线架下方，据以降低打线高度，达成缩小封装厚度的目的。
文档编号H01L23/48GK201174381SQ20082000881
公开日2008年12月31日 申请日期2008年3月28日 优先权日2008年3月28日
发明者叶崇茂, 张英彦 申请人:菱生精密工业股份有限公司;鸿浩科技有限公司