专利名称：静电保护装置的制作方法
技术领域：
本发明有关于一种静电保护(ESD protection)装置。
背景技术：
现有的静电放电防护会在输入/输出脚的漏极端下加PESDlayer (聚合物静电保 护层)，目的是让漏极端有较低的击穿电压(low breakdown)，使其导通速度比旁侧快，避免 表面栅极氧化层(gate oxide)因静电放电测试而打穿；其缺点为需要多浪费一层光罩。
发明内容
本发明揭露一种静电保护装置，耦接一芯片的一输入/输出脚位、一第一电压输 入脚位以及一第二电压输入脚位。本发明的静电保护装置包括一第一晶体管、一第二晶体 管以及一静电放电箝制电路。该第一晶体管具有一漏极耦接该输入/输出脚位、一源极耦接该第一电压输入脚 位以及一栅极。该第二晶体管具有一漏极耦接该输入/输出脚位、一源极耦接该第二电压 输入脚位以及一栅极。该静电放电箝制电路耦接于上述第一电压输入脚位与上述第二电压 输入脚位之间。本发明静电保护电路的一种实施方式令上述第一晶体管的半导体结构的掺杂浓 度与上述第二晶体管的半导体结构的掺杂浓度不同，借以控制静电电流的路径。本发明静电保护电路的另一种实施方式精心设计上述第一晶体管的源极与漏极 结构。第一晶体管包括一第一掺杂区、一第二掺杂区、一第三掺杂区以及一第四掺杂区。第 一掺杂区与第三掺杂区组成该第一晶体管的源极。第二掺杂区与第四掺杂区组成该第一晶 体管的漏极。关于源极部分，第三掺杂区的深度比第一掺杂区的深度深，且第三掺杂区的掺 杂浓度比第一掺杂区的掺杂浓度淡。关于漏极部分，第四掺杂区的深度比第二掺杂区的深 度深，且第四掺杂区的掺杂浓度比第二掺杂区的掺杂浓度淡。此外，本发明将第四掺杂区的 掺杂浓度设计为比第三掺杂区的掺杂浓度淡。若第一电压输入脚位以及第二电压输入脚位分别用于该芯片与一高电压源以及 一低电压源的连接，则该第一晶体管为P型晶体管，该第四掺杂区的深度比该第三掺杂区 的深度深，且其中第三掺杂区与第四掺杂区分别可为一 P型渐进区(p-grade)与一 ρ型阱 (p-well) ο本发明所述的静电保护装置，于一 ND模式静电耐压测试下，该输入/输出脚位接 收一负值电压，且该第一电压输入脚位接地，该静电电流依序通过该第一电压输入脚位、该 静电放电箝制电路、该第二晶体管至该输入/输出脚位，借以放电。本发明所述的静电保护装置，于一 PS模式静电耐压测试下，该输入/输出脚位接 收一正值电压，且该第二电压输入脚位接地，该静电电流依序通过该输入/输出脚位、该第 一晶体管、该第一电压输入脚位、该静电放电箝制电路至该第二电压输入脚位。若第一电压输入脚位以及第二电压输入脚位分别用于该芯片与一低电压源以及一高电压源的连接，则该第一晶体管为η型晶体管，且其中第三掺杂区与第四掺杂区分别 可为一 η型渐进区(n-grade)与一 η型阱(n-well)，该第四掺杂区的深度比该第三掺杂区 的深度深。本发明所述的静电保护装置，该静电放电箝制电路具有一第三晶体管耦接于上述 第一电压输入脚位与上述第二电压输入脚位之间；其中该第三晶体管的尺寸大于上述第一 晶体管的尺寸或上述第二晶体管的尺寸。本发明另提供一种用于一芯片的静电保护装置，该静电保护装置包括一第一晶 体管，具有一漏极耦接该芯片的一输入/输出脚位，一源极耦接该芯片的一第一电压输入 脚位以及一栅极；一第二晶体管，具有一漏极耦接该输入/输出脚位，一源极耦接该芯片的 一第二电压输入脚位以及一栅极；以及一静电放电箝制电路，耦接于该第一电压输入脚位 与该第二电压输入脚位之间；其中该第一晶体管还包括一第一掺杂区、一第二掺杂区、一 第三掺杂区以及一第四掺杂区，其中该第一掺杂区与该第三掺杂区组成该第一晶体管的源 极，该第三掺杂区的深度比该第一掺杂区的深度深，且该第三掺杂区的掺杂浓度比该第一 掺杂区的掺杂浓度淡，其中上述第二掺杂区与上述第四掺杂区组成该第一晶体管的漏极， 该第四掺杂区的深度比该第二掺杂区的深度深，且该第四掺杂区的掺杂浓度比该第二掺杂 区的掺杂浓度淡；其中上述第四掺杂区的掺杂浓度比该第三掺杂区的掺杂浓度淡，借以控 制静电电流的路径。本发明所述的静电保护装置，于一 ND模式静电耐压测试下，该输入/输出脚位接 收一负值电压，且该第一电压输入脚位接地，该静电电流依序通过该第一电压输入脚位、该 静电放电箝制电路、该第二晶体管至该输入/输出脚位，借以放电。本发明所述的静电保护装置，该第三掺杂区为一 ρ型渐进区，该第四掺杂区为一 ρ 型阱；其中该第四掺杂区的深度比该第三掺杂区的深度深。本发明所述的静电保护装置，于一 PS模式静电耐压测试下，该输入/输出脚位接 收一正值电压，且该第二电压输入脚位接地，该静电电流依序通过该输入/输出脚位、该第 一晶体管、该第一电压输入脚位、该静电放电箝制电路至该第二电压输入脚位。本发明所述的静电保护装置，该第三掺杂区为一 η型渐进区，该第四掺杂区为一 η 型阱；其中该第四掺杂区的深度比该第三掺杂区的深度深。本发明所述的静电保护装置，该静电放电箝制电路具有一第三晶体管耦接于上述 第一电压输入脚位与第二电压输入脚位之间，该第三晶体管的尺寸大于上述第一晶体管的 尺寸或上述第二晶体管的尺寸。本发明可控制静电电流流向预设的路径，提高静电保护装置的静电防护能力与可 靠度，而无须使用额外的光罩，且可有效降低静电保护装置在芯片中所占据的空间。
图IA图解本发明静电保护装置的一种实施方式，针对芯片的输入脚位所设计；图IB图解本发明静电保护装置的一种实施方式，针对芯片的输出脚位所设计；图2以剖面解本发明对图1Α、图IB中ρ型晶体管Mp的一种设计；图3将图IA与图IB所示的静电保护装置简化成二极管与电阻型式，并令输入/ 输出脚位In/Out共用此简化静电保护电路，其中电路操作于一 ND模式静电耐压测试；
图4以剖面解本发明对图1A、图IB中η型晶体管Mn的一种设计；图5将图IA与图IB所示的静电保护装置简化成二极管与电阻型式，并令输入/ 输出脚位In/Out共用此简化静电保护电路，其中电路操作于一 PS模式静电耐压测试。
具体实施例方式为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举出多个实施 例，并配合所附图式，作详细说明。图1A、图IB图解本发明静电保护装置的两种实施方式。图IA所示的静电保护装置是针对芯片的输入脚位(input pin)所设计。此静 电保护装置包括P型晶体管Mp、n型晶体管仏以及静电放电箝制电路(ESD clamping circuit) 102。ρ型晶体管Mp的漏极耦接芯片的一输入脚位In，且其源极耦接芯片的高电 压输入脚位106 (用以耦接一高电压Vdd)。η型晶体管Mn的漏极耦接于该输入脚位In，且其 源极耦接芯片的低电压输入脚位108 (用以耦接一低电压Vss)。静电放电箝制电路102耦 接于高电压输入脚位106与低电压输入脚位108之间。图IB所示的静电保护装置是针对芯片的输出脚位(output pin)所设计。相较于 图1A，图IB将ρ型晶体管Mp与η型晶体管Mn的漏极耦接于芯片的一输出脚位Out，且令ρ 型晶体管Mp与η型晶体管Mn的栅极不连接本身的源极。图IA与图IB所示的静电放电箝制电路102包括一晶体管104。晶体管104耦接 于高电压输入脚位106与低电压输入脚位108之间。晶体管104的尺寸可设计成远大于ρ 型晶体管Mp的尺寸或远大于η型晶体管Mn的尺寸。本发明的一种实施方式对上述ρ型晶体管Mp有特殊设计，图2以剖面图显示其结 构。P型晶体管200包括η型基板202、场氧化层204、多晶硅栅(poly-gate) 206、高压薄膜 栅氧化层(HVthin gate oxide) 208、p型漂移区(p-drifts) 210、第一掺杂区212、第二掺杂 区214、第三掺杂区216以及第四掺杂区218。如图所示，多晶硅栅206与高压薄膜栅氧化 层208组成栅极G ；第一掺杂区212与第三掺杂区216组成源极S ；且第二掺杂区214与第 四掺杂区218组成漏极D。比较第一掺杂区212与第三掺杂区216，第三掺杂区216具有较 深的深度与较淡的掺杂浓度。比较第二掺杂区214与第四掺杂区218，第四掺杂区218具有 较深的深度与较淡的掺杂浓度。本发明特别令第四掺杂区218的掺杂浓度比第三掺杂区216的掺杂浓度淡。举例 说明第三掺杂区216可为一 ρ型渐进区(p-grade)，第四掺杂区218为一ρ型阱(p-well)， 其中，P型阱(218)的掺杂浓度比ρ型渐进区(216)的掺杂浓度淡，其目的是让沟道220下 方表面产生的电流比较小，因此大部分的静电放电电流会流入高压的P型阱218，可以避免 电流集中于沟道表面而容易将元件烧毁。于较佳实施例，本发明还包括限定第三掺杂区与 第四掺杂区的深度如图2所示，第四掺杂区218的深度比第三掺杂区216的深度深。调整 该第三掺杂区216与第四掺杂区218浓度与特性将提升ρ型晶体管的漏极端阻值，以增进 图IA与图IB所示的静电保护装置的效能。图3为图IA与图IB所示的静电保护装置于一 ND(Negative to Udd，负电荷对电 源)模式静电耐压测试的等效电路示意图，其中，静电保护装置简化成二极管与电阻型式， 且简化后的等效电路可通用于输入/输出脚位In/Out。二极管302与电阻304对应图IA与图IB所示的ρ型晶体管Mp，其中采用图2所示的结构。二极管306对应η型晶体管Μη。 二极管308对应静电放电箝制电路102，其尺寸远大于二极管302或二极管306。在ND模 式静电耐压测试中，高电压输入脚位106接地，一负值ESD电压出现在该输入/输出脚位 (In/Out)以对高电压输入脚位106放电，芯片的低电压输入脚位108以及其他脚位浮接 (floating)。大尺寸的二极管308将允许静电电流流经电流路径310 ；而本发明所提出的ρ 型晶体管结构200所存在的电阻304将防止静电电流流过电流路径312，大幅降低Mp晶体 管因电压过高而击穿并损毁的可能性，提高了静电保护装置的静电防护能力。于另一较佳实施例，可对图IA与图IB的η型晶体管Mn有特殊设计，图4以剖面图 显示其结构。η型晶体管400包括ρ型基板402、场氧化层404、多晶硅栅(poly-gate) 406、 高压薄膜栅氧化层(HV thin gate oxide) 408、n型漂移区(n-drifts) 410、第一掺杂区412、 第二掺杂区414、第三掺杂区416以及第四掺杂区418。如图所示，多晶硅栅406与高压薄 膜栅氧化层408对应栅极G ；第一掺杂区412与第三掺杂区416组成源极S ；且第二掺杂区 414与第四掺杂区418组成漏极D。比较第一掺杂区412与第三掺杂区416，第三掺杂区416 具有较深的深度与较淡的掺杂浓度。比较第二掺杂区414与第四掺杂区418，第四掺杂区 418具有较深的深度与较淡的掺杂浓度。图4所示的实施方式特别令第四掺杂区418的掺杂浓度比第三掺杂区416的掺 杂浓度淡，其目的是让沟道420下方表面产生的电流比较小，因此大部分的静电放电电流 会流入高压的第四掺杂区418，可以避免电流集中于沟道表面而容易将元件烧毁，使功率 消耗产生的热能可以均勻的分布整个元件。举例说明第三掺杂区416可为一 η型渐进区 (n-grade)，第四掺杂区418可为一 η型阱(n-well)，其中，η型阱(418)的掺杂浓度比η型 渐进区(416)的掺杂浓度淡。于较佳实施例，本发明还包括限定第三掺杂区与第四掺杂区 的深度如图4所示，第四掺杂区418的深度比第三掺杂区416的深度深。调整第三掺杂区 416与第四掺杂区418的浓度与特性将提升η型晶体管的漏极端电阻值，以增进图IA与图 IB所示的静电保护装置的效能。图5为图IA与图IB所示的静电保护装置于一PS(PositiVe to Uss，正电荷对地) 模式静电耐压测试的等效电路示意图，其中，静电保护装置简化成二极管与电阻型式，且简 化后的等效电路可通用于输入/输出脚位In/Out。二极管502对应图IA与图IB所示的ρ 型晶体管Μρ。于较佳实施例，二极管504与电阻506对应η型晶体管Μη，其中该η型晶体管 Mn采用图4所示的结构。二极管508对应静电放电箝制电路102，其尺寸远大于二极管502 或二极管504。在PS模式静电耐压测试中，一正值ESD电压出现在该输入/输出脚位In/ Out，低电压输入脚位108接地对输入/输出脚位In/Out放电，芯片的高电压输入脚位106 以及其他脚位浮接。大尺寸的二极管508将允许静电电流流过电流路径510 ；而本发明所 提出的η型晶体管结构400的电阻506将防止静电电流流过电流路径512，大幅降低η型晶 体管Mn因电压过高而击穿并损毁的可能性，提高静电保护装置的静电防护能力。本发明的静电保护装置，通过调整其电路内半导体开关的浓度，在ND模式或PS模 式静电耐压测试下，可控制静电电流流向预设的路径，提高静电保护装置的静电防护能力 与可靠度。再者，上述方式如此无须使用额外的光罩，即可改变半导体装置的特性，借以控 制静电放电路径的流向。此外，本发明静电放电箝制电路的大尺寸设计尚有另一好处——令芯片上多个输入/输出脚位可共用单一个静电放电箝制电路完成其静电保护电路。此特征将有效降低静 电保护装置在芯片中所占据的空间。附图中符号的简单说明如下102:静电放电箝制电路104 晶体管106:高电压输入脚位108:低电压输入脚位200 φ型晶体管202 :n 型基板204 场氧化层206:多晶硅栅208 高压薄膜栅氧化层210 φ型漂移区212、214、216与218 第一、第二、第三与第四掺杂区220 沟道302、304 对应Mp的二极管与电阻306 对应Mn的二极管308 对应静电放电箝制电路的二极管310、312:电流路径400 :η型晶体管402 φ 型基板404 场氧化层406:多晶硅栅408 高压薄膜栅氧化层410 :η型漂移区412、414、416与418 第一、第二、第三与第四掺杂区420 沟道502 对应Mp的二极管504、506 对应Mn的二极管与电阻508 对应静电放电箝制电路的二极管510、512:电流路径D 漏极G 栅极Mn、Mp :η、ρ 型晶体管In 输入脚位In/Out 输入/输出脚位Out 输出脚位S 源极VDD、Vss 高、低电压。
权利要求
一种静电保护装置，其特征在于，用于一芯片，该静电保护装置包括一第一晶体管，具有一漏极耦接该芯片的一输入/输出脚位，一源极耦接该芯片的一第一电压输入脚位以及一栅极；一第二晶体管，具有一漏极耦接该输入/输出脚位，一源极耦接该芯片的一第二电压输入脚位以及一栅极；以及一静电放电箝制电路，耦接于该第一电压输入脚位与该第二电压输入脚位之间；其中该第一晶体管的半导体结构的掺杂浓度与该第二晶体管的掺杂浓度不同，借以控制静电电流的路径。
2.根据权利要求1所述的静电保护装置，其特征在于，该第一晶体管还包括一第一掺 杂区、一第二掺杂区、一第三掺杂区以及一第四掺杂区，其中该第一掺杂区与该第三掺杂区 组成该第一晶体管的源极，该第三掺杂区的深度比该第一掺杂区的深度深，且该第三掺杂 区的掺杂浓度比该第一掺杂区的掺杂浓度淡；其中上述第二掺杂区与上述第四掺杂区组成该第一晶体管的漏极，该第四掺杂区的深 度比该第二掺杂区的深度深，且该第四掺杂区的掺杂浓度比该第二掺杂区的掺杂浓度淡； 其中上述第四掺杂区的掺杂浓度比该第三掺杂区的掺杂浓度淡。
3.根据权利要求2所述的静电保护装置，其特征在于，该第四掺杂区的深度比该第三 掺杂区的深度深；其中该第三掺杂区为一 P型渐进区，该第四掺杂区为一 P型阱。
4.根据权利要求1所述的静电保护装置，其特征在于，于一ND模式静电耐压测试下，该 输入/输出脚位接收一负值电压，且该第一电压输入脚位接地，该静电电流依序通过该第 一电压输入脚位、该静电放电箝制电路、该第二晶体管至该输入/输出脚位，借以放电。
5.根据权利要求1所述的静电保护装置，其特征在于，于一PS模式静电耐压测试下，该 输入/输出脚位接收一正值电压，且该第二电压输入脚位接地，该静电电流依序通过该输 入/输出脚位、该第一晶体管、该第一电压输入脚位、该静电放电箝制电路至该第二电压输 入脚位。
6.根据权利要求2所述的静电保护装置，其特征在于，该第三掺杂区为一η型渐进区， 该第四掺杂区为一 η型阱；其中该第四掺杂区的深度比该第三掺杂区的深度深。
7.根据权利要求1所述的静电保护装置，其特征在于，该静电放电箝制电路具有一第 三晶体管耦接于上述第一电压输入脚位与上述第二电压输入脚位之间；其中该第三晶体管的尺寸大于上述第一晶体管的尺寸或上述第二晶体管的尺寸。
8.一种用于一芯片的静电保护装置，其特征在于，该静电保护装置包括一第一晶体管，具有一漏极耦接该芯片的一输入/输出脚位，一源极耦接该芯片的一 第一电压输入脚位以及一栅极；一第二晶体管，具有一漏极耦接该输入/输出脚位，一源极耦接该芯片的一第二电压 输入脚位以及一栅极；以及一静电放电箝制电路，耦接于该第一电压输入脚位与该第二电压输入脚位之间； 其中该第一晶体管还包括一第一掺杂区、一第二掺杂区、一第三掺杂区以及一第四掺 杂区，其中该第一掺杂区与该第三掺杂区组成该第一晶体管的源极，该第三掺杂区的深度 比该第一掺杂区的深度深，且该第三掺杂区的掺杂浓度比该第一掺杂区的掺杂浓度淡；其中上述第二掺杂区与上述第四掺杂区组成该第一晶体管的漏极，该第四掺杂区的深 度比该第二掺杂区的深度深，且该第四掺杂区的掺杂浓度比该第二掺杂区的掺杂浓度淡；其中上述第四掺杂区的掺杂浓度比该第三掺杂区的掺杂浓度淡，借以控制静电电流的 路径。
9.根据权利要求8所述的静电保护装置，其特征在于，于一ND模式静电耐压测试下，该 输入/输出脚位接收一负值电压，且该第一电压输入脚位接地，该静电电流依序通过该第 一电压输入脚位、该静电放电箝制电路、该第二晶体管至该输入/输出脚位，借以放电。
10.根据权利要求8所述的静电保护装置，其特征在于，该第三掺杂区为一ρ型渐进区， 该第四掺杂区为一 P型阱；其中该第四掺杂区的深度比该第三掺杂区的深度深。
11.根据权利要求8所述的静电保护装置，其特征在于，于一PS模式静电耐压测试下， 该输入/输出脚位接收一正值电压，且该第二电压输入脚位接 地，该静电电流依序通过该 输入/输出脚位、该第一晶体管、该第一电压输入脚位、该静电放电箝制电路至该第二电压 输入脚位。
12.根据权利要求8所述的静电保护装置，其特征在于，该第三掺杂区为一η型渐进区， 该第四掺杂区为一 η型阱；其中该第四掺杂区的深度比该第三掺杂区的深度深。
13.根据权利要求8所述的静电保护装置，其特征在于，该静电放电箝制电路具有一第 三晶体管耦接于上述第一电压输入脚位与第二电压输入脚位之间，该第三晶体管的尺寸大 于上述第一晶体管的尺寸或上述第二晶体管的尺寸。
全文摘要
本发明提供一种静电保护装置，包括串接于芯片第一电压输入脚位与第二电压输入脚位的第一晶体管与第二晶体管、以及耦接在第一电压输入脚位与第二电压输入脚位之间的一静电放电箝制电路。第一晶体管与第二晶体管的漏极耦接芯片的一输入/输出脚位。第一晶体管与第二晶体管的半导体结构采用不同掺杂浓度，借以控制静电电流的路径。其中，第一晶体管包括四个掺杂区，其源极由第一掺杂区与第三掺杂区组成，且其漏极由第二掺杂区与第四掺杂区组成。第一掺杂区设置于第三掺杂区之内。第二掺杂区设置于第四掺杂区之内。第四掺杂区的掺杂浓度低于第三掺杂区的掺杂浓度。本发明可提高静电保护装置的静电防护能力与可靠度。
文档编号H01L29/78GK101882612SQ20091013767
公开日2010年11月10日 申请日期2009年5月7日 优先权日2009年5月7日
发明者张纯, 李扬汉 申请人:普诚科技股份有限公司