专利名称：半导体装置及其制造方法
技术领域：
本发明涉及半导体装置，且特别涉及一种高介电常数/栅极金属制造工艺中半导体装置的制造方法。
背景技术：
半导体集成电路(IC)产业已经历过快速的成长。IC材料和设计的技术进步使得IC的生产世代不停地推新，每个世代都较前个世代有更小及更复杂的电路。然而，这些进步也增加了制造IC制造工艺的复杂性，因此IC制造
工艺也需要有同样的进展才能实现更先进的集成电路ic制造工艺。
在IC革新的过程中，功能密度(亦即每个晶片区域上互连装置的数量)
已普遍地增加，然而几何尺寸(亦即在制造工艺中所能创造的最小元件或线)也越来越小。这些縮小尺寸的制造工艺通常能增加产品效能和提供较低的相
关成本。但某些尺寸的下降也产生相对较高的功率消耗(powerdissipation)值，其可用低功率消耗的元件例如互补型金属氧化物半导体(CMOS)元件来因应。
在縮小化的过程中，CMOS装置的栅极电极及栅极介电层已尝试使用各种材料，其所需要的是将栅极氧化物及多晶硅电极替换为高介电常数栅极介电质及金属栅极电极。然而，n型MOS装置(NMOS )及p型MOS装置(PMOS )各自的电极需要不同的功函数。目前已有许多方法尝试来同时满足金属栅极所需的N及P型功函数。其中一种为对栅极堆叠使用额外的金属及/或盖层以同时达到N及P型的功函数。虽然此种方法可适用于特定用途，然而其不能适用于全部的用途。例如，当在NMOS及PMOS装置具有复杂的栅极堆叠时，会大幅增加图案化栅极堆叠的困难度。
发明内容
本发明提供一种半导体装置的制造方法，包括形成一栅极介电层于一
4半导体基材上；形成一盖层于该栅极介电层之上或之下；形成一金属层于该
盖层上，该金属层具有一第一功函数；对一部分的该金属层进行处理，使该部分的金属层的功函数由该第一功函数改变成一第二功函数；以及自具有该第一功函数的未经处理的部分的金属层形成第一金属栅极，及自具有该第二功函数的经处理的部分的金属层形成一第二金属栅极。
本发明也提供一种半导体装置的制造方法，包括形成一高介电常数介电层于一半导体基材上；形成一金属层于该高介电常数介电层上，该金属层具有一第一功函数；对一部分的该金属层进行铝处理，以使该部分的金属层
的功函数由该第一功函数转变为一第二功函数；以及自该具有该第一功函数的未经处理的部分的金属层形成一第一金属栅极，及自该具有该第二功函数的经处理的部分的金属层形成一第二金属栅极。
本发明还提供一种半导体装置，包含 一半导体基材； 一隔离结构，形成于该基材中，用以隔离一第一有源区域及一第二有源区域； 一第一晶体管，形成于该第一有源区域中，该第一晶体管具有一高介电常数介电层、 一第一盖层，形成于该高介电常数介电层之上或之下，及一具有一第一功函数的金属栅极，形成于该第一盖层上；以及一第二晶体管，形成于该第二有源区域中，该第二晶体管具有一高介电常数介电层、 一第二盖层，形成于该高介电常数介电层之上或之下，及一具有一第二功函数的金属栅极，形成于该第二盖层上；其中该第一晶体管及该第二晶体管各自的该金属栅极都为由具有该第一功函数及该第二功函数的单一金属层形成。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举出优选实施例，并配合所附附图，作详细说明如下
图1为高介电常数/金属栅极制造工艺中的半导体装置的制造方法的流程图。
图2A 图2F为本发明一实施例的依照图1所述的方法于各种阶段的半导体装置剖面图。
附图标记说明
5200 半导体装置 202~基材 204 浅沟槽隔离 206-NMOS区域 208-PMOS区域 210~界面层 212 高介电常数介电层 214~金属层 216~硬掩模层218 图案化光致抗蚀剂层 220~硬掩模 225~处理制造工艺 228~N型金属层 230~P型金属层 261~栅极图案262~栅极图案 210a NMOS装置中的界面层 212a NMOS装置中的高介电常数介电层 228a NMOS装置中的N型金属 240a NMOS装置中的多晶硅层 210b PMOS装置中的界面层 212b PMOS装置中的高介电常数介电层 230b PMOS装置中P型金属层 240b PMOS装置中的多晶硅层 281~栅极堆叠282~栅极堆叠
具体实施例方式
本发明接下来将会提供许多不同的实施例以实施本发明中不同的特征。 各特定实施例中的组成及配置将会在以下作描述以简化本发明。这些为实施 例并非用于限定本发明。此外， 一第一元件形成于一第二元件"上方"、"之 上"、"之下"或"上"可包含实施例中的该第一元件与第二元件直接接触， 或也可包含该第一元件与第二元件之间还有其他额外元件使该第一元件与 第二元件无直接接触。各种元件可能以任意不同比例显示以使图示清晰简 洁。
图1显示为高介电常数/金属栅极制造工艺中半导体装置的制造方法100 的流程图。图2A至图2F显示为本发明的一实施例依照图1方法100制造半 导体装置200于各种阶段的剖面图。可知的是，图2A至图2F已作简化以便 于使本发明实施例的概念易于明了 。参见图1，方法100起始于步骤110，其为在半导体基材上形成高介电 常数介电材料。参见图2A，半导体装置包含半导体基材202，例如硅基材。 基材202可包含各种依公知技术需求所设计的掺杂结构。基材202也可包含 其他元素半导体，例如锗及钻石。或者，基材202可包含化合物半导体及/ 或合金半导体。此外，基材202可选择性地包含外延层或具有应变以增进效 能(strained for performance enhancement)，且可包含绝缘层上覆硅(SOI) 结构。
半导体装置200可进一步包含隔离结构204，例如形成于基材202中的 浅沟槽隔离(STI)元件，用以隔离基材202中的有源区域206、 208。隔离 结构204可由氧化硅、氮化硅、氮氧化硅、氟掺杂玻璃(FSG)及/或公知的 低介电常数材料形成。有源区域206可为N型金属氧化物半导体晶体管装置 (称为NMOS)的结构及有源区域208可为P型金属氧化物半导体晶体管装 置(称为PMOS)的结构。可知的是，半导体装置可由互补式MOS (称为 COMS)的技术制造工艺形成，因此某些制造工艺在此将不作详细描述。
半导体装置200可进一步包含在基材202上形成界面层210。界面层210 可包含成长的氧化硅层，其厚度约为5至10 A。半导体装置200可进一步包 含在界面层210上形成高介电常数介电层212。高介电常数介电层212可由 含氧化铪(Hf02)形成。或者，高介电常数介电层212也可选择性地包含 HfSiO、 HfSiON、 HfTaO、 HfTiO、 HfZrO、 HfLaO、 HfLuO或前述的组合。
高介电常数介电层212可由原子层沉积(ALD)或其他合适技术形成。 此外，可在高介电常数介电层212上形成盖层，或者，也可在高介电常数介 电层212及界面层210之间或在高介电常数介电层212之下形成盖层。盖层 212可包含氧化镧(LaO)、氧化铝(A1203)或其他合适材料。在某些实施 例中，盖层可用以调控金属层的功函数(对于栅极电极)，以使PMOS装置 及NMOS装置各自具有适当的效能。
接着，继续进行步骤120，其为在高介电常数介电层上形成金属层。金 属层214可具有第一功函数，例如N型金属功函数。例如，金属层214可包 含各种具有N型金属功函数的金属，例如氮化钛、碳化钽、氮化钽。金属层 214可由各种合适沉积技术形成，例如化学气相沉积(CVD)、物理气相沉 积(PVD或溅镀)、电镀或其他合适技术。接着，继续进行步骤130，其为
7在金属层214上形成硬掩模层216。硬掩模层216可包含氧化硅、氮氧化硅、 氮化硅或其他合适材料。
接着，继续进行步骤140，其为图案化硬掩模层216以保护于NMOS区 域206中部分的金属层214。硬掩模层216的图案化首先为于硬掩模层216 上形成图案化的光致抗蚀剂层218，然后再以干或湿蚀刻来移除于PMOS区 域208中部分的硬掩模层216。图案化的光致抗蚀剂层218可由光学微影、 浸润式微影或其他公知合适制造工艺形成。例如，光学微影制造工艺可包含 旋转涂布、软烘烤、曝光、后烘烤、显影、润洗、干燥及其他合适制造工艺。 参见图2B,部分的硬掩模层未受到图案化光致抗蚀剂层218保护，可由蚀 刻制造工艺来移除，且因此于NMOS区域206留下硬掩模层的剩余部分220。 图案化光致抗蚀剂层218可由剥除制造工艺或其他合适制造工艺移除。
参见图2C,接着继续进行步骤150，其为对金属层未受保护的部分进行 处理，以使此未受保护的部分的功函数由第一功函数变成第二功函数。在本 实施中，可由等离子体对未受保护的部分230进行处理225，以使功函数由 N型功函数转变(调整)为P型功函数。因此，受保护的部分228的功函数 仍不变，依旧为N型功函数。例如，等离子体处理可包含02等离子体及下 列制造工艺条件约300至600 Watts的电源功率(source power)、约0至 20Watts的偏压功率(bias power)、约7.5 mtorr的压力、30 sccm CV 0-130 sccm Ar的气体流速及约30至100秒的制造工艺周期。在另一实施例中，等离子
体处理包含N2等离子体。
在另一实施例中，处理制造工艺225可包含注入制造工艺，例如，注入 制造工艺可包含注入O及下列制造工艺条件1至5 KeV的能量、1E15至 1E16atm/cm3的浓度及约7度的倾斜角。在又一实施例中，注入制造工艺可 包含注入Al及下列制造工艺条件1至5 KeV之能量、1E15至1E16 atm/cm3 的浓度及约7度的倾斜角。在某些实施例中，氮化钛用以调整N型功函数的 Al浓度为n-TiAlN具有30X的[N]、 17.5。/。的[A1]，及用以调整P型功函数 的A1浓度为p-TiAlN具有50X的[N]、 12.5。/。的[A1]。此外，可结合等离子 体制造工艺及注入制造工艺一起使用。可知的是，在此于上述实施例所揭示 的各种参数及浓度仅为举例的说明，在不脱离本发明的精神及范围之下，可 依照制造工具及操作环境决定各种参数与浓度。参见图2D，接着进行步骤160，其为移除硬掩模层220。硬掩模层220 可由公知的干或湿蚀刻制造工艺移除。参见图2E，接着继续进行步骤170， 其为在金属层未经处理的区域上形成具有第一功函数的金属栅极，及在金属 层经处理的区域上形成具有第二功函数的金属栅极。接着移除硬掩模220， 并通过合适的沉积制造工艺在N型金属228及P型金属230上形成多晶硅层 240。可在多晶硅层240上形成硬掩模层250。硬掩模层250可包含氮化硅、 氮氧化硅、碳氧化硅/PEOX、 TEOS或其他合适材料，此外，可在硬掩模层 250上形成公知的抗反射涂布层(antireflective coating layer)或底部抗反射 涂布层(bottom antireflective coating layer; BARC)。图案化的光致抗蚀剂 在NMOS区域206可具有栅极图案261及在PMOS区域208可具有栅极图 案208。栅极图案261、 262可由光学微影、浸润式微影或其他于前述讨论的 合适制造工艺形成。
参见图2F，可使用栅极图案261、 262以干蚀刻或湿蚀刻制造工艺来图 案化硬掩模层250，且图案化的硬掩模层可用来图案化NMOS区域206中的 栅极堆叠281及PMOS区域中208的栅极堆叠282。栅极堆叠281、 282可 由干蚀刻或湿蚀刻制造工艺形成(例如栅极图案化)。NMOS区域206中的 栅极堆叠281包含多晶硅层240a、 N型金属228a、高介电常数介电层212a (含盖层或不含盖层皆可)及界面层210a。 PMOS区域中的栅极堆叠282包 含多晶硅层240b、 P型金属230b、高介电常数介电层212b (含盖层或不含 盖层皆可)及界面层210b。值得注意的是，在对不同厚度的栅极堆叠进行栅 极图案化之前，N型金属层228及P型金属层230可具有相似的成分及厚度， 如此可使NMOS区域206及PMOS区域208的栅极图案化较为简单。
可知的是，半导体装置200可进行进一步的CMOS技术制造工艺以形成 各种公知元件。例如，可于栅极堆叠281、 282的侧壁通过沉积及蚀刻制造 工艺形成栅极侧壁间隔物。栅极间隔物可包含合适介电材料，例如氮化硅、 氧化硅、碳化硅、氮氧化硅或前述的组合。在另一实施例中，可在基材中使 用离子注入或以合适掺质扩散(依照装置结构，例如NMOS及PMOS)形成 源极及漏极区(称为S/D区)，且此源极及漏极区邻近于栅极堆叠281、 282
(高介电常数介电层及金属栅极电极)的每个边缘。在另一其他实施例中， 可在基材202上形成各种接触点/通孔(contacts/vias)及多层内连线元件(例
9如金属层及层间介电层)，并用于连接半导体装置200的各种元件或结构。
本发明于各种实施例中提供不同的优点。例如，本发明所述的方法提供 一种简单且具经济效益的单一金属层，以使NMOS及PMOS装置各自具有 N型金属功函数及P型金属功函数。因此，既然NMOS及PMOS装置的栅 极堆叠具有相似的成分及厚度，使栅极图案化NMOS及PMOS装置变得较 为简单。并且，在此所述的方法可与现有的CMOS技术制造流程相容，并因 此可轻易地与现有的制造工艺设备及装置整合。可知的是，不同的实施例提 供了许多不同的优点，且无需每个实施例都具有特定的优点。
虽然本发明已以数个优选实施例揭示如上，然其并非用以限定本发明， 任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作 任意的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定的范 围为准。例如，虽然实施例是描述前栅极制造工艺，本发明的方法也可应用 于后栅极制造工艺或包含前栅极制造工艺及后栅极制造工艺的混成制造工 艺。再者，可知的是，在此所述的半导体装置并无限制于某个特定的晶体管， 且可包含其他有源及无源装置，例如鳍式场效晶体管(finFET)、高电压晶 体管、双极性接面晶体管(BJT)、电容、电阻、二极管、熔丝(fUse)或前 述的组合。
权利要求
1.一种半导体装置的制造方法，包括形成一栅极介电层于一半导体基材上；形成一盖层于该栅极介电层之上或之下；形成一金属层于该盖层上，该金属层具有一第一功函数；对一部分的该金属层进行处理，使该部分的金属层的功函数由该第一功函数改变成一第二功函数；以及自具有该第一功函数的未经处理的部分的金属层形成第一金属栅极，及自具有该第二功函数的经处理的部分的金属层形成一第二金属栅极。
2. 如权利要求1所述的半导体装置的制造方法，其中该处理包含进行一等离子体制造工艺或一注入制造工艺。
3. 如权利要求2所述的半导体装置的制造方法，其中该等离子体制造工艺包含02等离子体。
4. 如权利要求3所述的半导体装置的制造方法，其中该等离子体制造工艺包含约300至600 Watts的电源功率、约0至20Watts的偏压功率、约7.5mtorr的压力、30 sccm O2/0-130 sccm Ar的气体流速及约30至100秒的制造工艺周期。
5. 如权利要求2所述的半导体装置的制造方法，其中该注入制造工艺包含注入O或注入Al。
6. 如权利要求5所述的半导体装置的制造方法，其中该注入制造工艺包含1至5 KeV的能量、1E15至1E16 atm/cm3的浓度及约7度的倾斜角。
7. 如权利要求1所述的半导体装置的制造方法，其中在形成第一及第二金属栅极之前及在进行处理之后，还包含形成一多晶硅层于该金属层上；及形成一硬掩模层于该多晶硅层上。
8. 如权利要求1所述的半导体装置的制造方法，其中该金属层包含氮化钛、碳化钽或氮化钜。
9. 一种半导体装置的制造方法，包括形成一高介电常数介电层于一半导体基材上；形成一金属层于该高介电常数介电层上，该金属层具有一第一功函数；对一部分的该金属层进行铝处理，以使该部分的金属层的功函数由该第一功函数转变为一第二功函数；以及自该具有该第一功函数的未经处理的部分的金属层形成一第一金属栅极，及自该具有该第二功函数的经处理的部分的金属层形成一第二金属栅极。
10. 如权利要求9所述的半导体装置的制造方法，其中该金属层包含氮化钛、碳化钜或氮化钽。
11. 一种半导体装置，包含一半导体基材；一隔离结构，形成于该基材中，用以隔离一第一有源区域及一第二有源区域；一第一晶体管，形成于该第一有源区域中，该第一晶体管具有一高介电常数栅极介电层、 一第一盖层，形成于该高介电常数栅极介电层之上或之下，及一具有一第一功函数的金属栅极，形成于该第一盖层上；以及一第二晶体管，形成于该第二有源区域中，该第二晶体管具有该高介电常数栅极介电层、 一第二盖层，形成于该高介电常数介电层之上或之下，及一具有一第二功函数的金属栅极，形成于该第二盖层上；其中该第一晶体管及该第二晶体管各自的该金属栅极都为由具有该第一功函数及该第二功函数的单一金属层形成。
12. 如权利要求11所述的半导体装置，其中该单一金属层包含一未经处理的区域，具有一N型金属功函数，及一经处理的区域，具有一P型金属功函数。
13. 如权利要求12所述的半导体装置，其中该单一金属层经处理的区域为经由等离子体制造工艺或注入制造工艺进行处理。
14. 如权利要求13所述的半导体装置，其中该注入制造工艺包含注入O或注入Al。
15. 如权利要求11所述的半导体装置，其中该单一金属层包含氮化钛、碳化钽或氮化钽。
全文摘要
本发明提供一种半导体装置的制造方法。此方法包含形成一栅极介电层于一半导体基材上，形成一盖层于栅极介电层之上或之下，形成一金属层于盖层上，金属层具有一第一功函数，对部分的金属层进行处理，以使该部分的金属层的功函数由第一功函数转变为第二功函数，及自具有该第一功函数的未经处理的部分的金属层形成第一金属栅极，及自具有第二功函数的经处理的部分的金属层形成一第二金属栅极。本发明的方法提供一种简单且具经济效益的单一金属层，以使NMOS及PMOS装置各自具有N型金属功函数及P型金属功函数。因此，使栅极图案化NMOS及PMOS装置变得较为简单。并且，所述的方法可与现有的CMOS技术制造流程相容，并因此可轻易地与现有的制造工艺设备及装置整合。
文档编号H01L21/28GK101656207SQ200910166788
公开日2010年2月24日 申请日期2009年8月18日 优先权日2008年8月18日
发明者林益安, 莫亦先, 赵元舜, 陈嘉仁, 黄国泰 申请人:台湾积体电路制造股份有限公司