专利名称：制作半导体器件的栅极结构的方法
技术领域：
本发明涉及半导体制造工艺，特别涉及半导体器件栅极结构的制作。
背景技术：
随着超大规模集成电路工艺的发展，半导体工艺现已经进入了超深亚微米时代。 工艺的发展使得将包括处理器、存储器、模拟电路、接口逻辑甚至射频电路集成到一个大规 模的芯片上，形成所谓的SoC (片上系统)。作为SoC重要组成部分的嵌入式存储器，在SoC 中所占的比重逐渐增大。用于存储数据的半导体存储器分为易失性存储器和非易失性存储 器(NVM)，易失性存储器在电源中断时不保存其数据，而非易失性存储器即使在中断供电电 源关闭后仍能保持片内信息。在很多诸如嵌入式存储器的设备中包括NVM介质，用于在设 备断电后存储数据以备设备重新启动后使用。NVM介质包括电可编程只读存储器(EPROM)、 电可擦除可编程只读存储器(EEORPM)、NAND型闪存、NOR型闪存等。对于NVM中的存储单元的制作工艺多采用自对准技术。随着器件的特征尺寸小于 100纳米，特征的临界尺寸(CD)要求成为衡量器件稳定性和可再现性的非常重要的标准之 一。在给定光学透明度下，光刻胶薄膜必须更薄以更好的分解，而栅极制作过程中所用到的 ArF光刻胶薄且软，不适用于双多晶硅结构，因此在无硬掩模的情况下，很难得到足够的蚀 刻电阻，所以传统工艺中通常采用无定形碳作为硬掩模以便制作半导体元件的栅极。传统的制作存储单元的叠栅的方法如图IA至ID所示。如图IA所示，提供一具有 浅沟槽(未示出)的前端器件层101，浅沟槽中填充有绝缘物。在前端器件层101上以化学 气相沉积(CVD)法沉积第一多晶硅层103，厚度大约为950 1050埃。在第一多晶硅层103 上形成一氧化层-氮化物层-氧化层(0N0层)104，材料可以选择为氧化硅-氮化硅-氧化 硅，厚度大约为145 165埃。该ONO层104作为介电层，用以存储电荷。接着，在ONO层 104上面以CVD法沉积第二多晶硅层105，厚度大约为1900 2100埃。在该第二多晶硅层 105上面以CVD法沉积一层硬掩模层106，材料可以选择为无定形碳，厚度为1200 1400 埃。在硬掩模层106上沉积一层底部抗反射涂层(DARC层)107，厚度大约为850 950埃。 DARC层107用于减小或消除反射光在曝光过程中的影响。在DARC层107上面涂敷一层具 有图案的光刻胶层108，厚度大约为四00 3100埃。接下来，如图IB所示，以具有图案的光刻胶层108作为刻蚀掩模，刻蚀硬掩模层 106，也就是移除部分被图案化的光刻胶层108暴露出的硬掩模层106，形成图案化的硬掩 模层106。采用硫酸清洗或者等离子灰化工艺去除光刻胶层108以及DARC层107。之后以 图案化的硬掩模层106为刻蚀掩模，进行刻蚀工艺，依次移除部分第二多晶硅层105、部分 ONO层104以及部分第一多晶硅层103，分别形成第一叠栅121Α以及第二叠栅121Β。第一 叠栅121Α包括第一浮栅103Α、第一 ONO层104Α以及第一控制栅105Α ；第二叠栅121Β包括 第二浮栅103Β、第二 ONO层104Β以及第二控制栅105Β，且形成剩余的硬掩模层106Α、硬掩 模层106Β。接着如图IC所示，在第一叠栅121Α以及第二叠栅121Β上以CVD方法形成间隙壁绝缘层109AU09AM09B以及109B’，然后在间隙壁绝缘层109A、109A’、109B以及109B，的 侧壁上形成间隙壁110A、110A，以及110B、110B，。然后如图ID所示，进行离子注入，形成源 /漏极。接着进行刻蚀工艺，去除间隙壁110A、110A，以及110B、110B，，去除间隙壁绝缘层 109AU09AM09B以及109B，，并去除剩余的硬掩模层106A以及硬掩模层106B。上述工艺方法中使用的硬掩模层的材料是无定形碳，这会带来新的问题。首先，无 定形碳价格昂贵，大大提高了制作成本。其次，由于无定形碳材质具有多孔性，质地疏松，在 光刻阶段极易受到损伤，将会导致图案不能精确地转移，降低器件的良品率。于是，需要一种新的工艺，使得光刻图案可以精确地转移，且能使制作成本下降。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式
部分中进 一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的 关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了解决在制作栅极时无定形碳不能精确转移图案的问题并降低半导体器件的 制作成本，本发明提供一种制作栅极的方法，包括在前端器件层上形成栅极层；在所述栅极 层上沉积硬掩模层；刻蚀所述硬掩模层，形成具有图案的硬掩模层；以所述具有图案的硬 掩模层为刻蚀掩模，刻蚀所述栅极层形成栅极。优选地，所述制作栅极的方法还包括在所述栅极上形成间隙壁绝缘层；在所述间 隙壁绝缘层的侧壁上形成间隙壁；以所述栅极和所述间隙壁为掩模，进行离子注入以在所 述前端器件层上形成源/漏极；去除间隙壁以及剩余的硬掩模层。优选地，所述硬掩模层采用正硅酸乙酯。优选地，所述栅极层包括在所述前端器件层上的多晶硅层。优选地，所述栅极层还包括在所述前端器件层上的所述多晶硅层上形成的氧化 层-氮化物层-氧化层；在所述氧化层-氮化物层-氧化层上沉积的多晶硅层。优选地，所述移除所述多晶硅层分为主刻蚀阶段以及过刻蚀阶段。优选地，所述硬掩模层的厚度为L= (T^T2) ΦΞΑ ^^+ (T4+T5) *S3+P其中，L为所述硬掩模的厚度,T1是所述氧化层-氮化物层-氧化层上沉积的所述 多晶硅层的主刻蚀阶段的刻蚀时间，T2是所述氧化层-氮化物层-氧化层上沉积的所述多 晶硅层的过刻蚀阶段的刻蚀时间，S1是移除所述氧化层-氮化物层-氧化层上沉积的所述 多晶硅层时对所述硬掩模层的刻蚀速率，T3是所述氧化层-氮化物层-氧化层的刻蚀时间， S2是移除所述氧化层-氮化物层-氧化层时对所述硬掩模层的刻蚀速率，T4是所述前端器 件层上的所述多晶硅层的主刻蚀阶段的刻蚀时间，T5是所述前端器件层上的所述多晶硅层 的过刻蚀阶段的刻蚀时间，S3是移除所述所述前端器件层上的多晶硅层时对所述硬掩模层 的刻蚀速率，P是所述栅极形成后所述硬掩模层的剩余量。优选地，所述P为沘0 400埃。根据本发明的制作栅极的方法，能够精确地转移光刻图案并能够使制作成本下 降。
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发 明的实施例及其描述，用来解释本发明的原理。在附图中，图IA至图ID是传统的制作存储单元的叠栅的方法；图2A至图2D是根据本发明的制作存储单元的叠栅的方法；图2E是根据本发明实施例的制作存储单元栅极结构的SEM图；图2F是根据本发 明实施例的制作存储单元栅极结构去除栅极间隙壁绝缘层后的SEM放大图；图3是根据本发明的存储单元的叠栅的制作工艺流程图；图4A至图4D是根据本发明的制作外围电路栅极的方法；图4E是根据本发明实施例的制作外围电路栅极结构的SEM图；图4F是根据本发 明实施例的制作外围电路栅极结构去除栅极间隙壁绝缘层后的SEM放大图；图5是根据本发明的外围电路栅极的制作工艺流程图。
具体实施例方式在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然 而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以 实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进 行描述。为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如 何利用TEOS为硬掩模层制作栅极结构以便解决无定形碳作为硬掩模层时价格昂贵且图案 转移不精确的问题。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊 细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其 他实施方式。根据本发明的利用TEOS为硬掩模层的制作存储单元的叠栅的方法如图2A至2D 所示。如图2A所示，提供一具有浅沟槽的前端器件层201，浅沟槽中填充有绝缘物。在前端 器件层201上沉积栅极层。栅极层包括第一多晶硅层203、氧化层-氮化物层-氧化层(0N0 层)204、第二多晶硅层205。具体方式是在前端器件层201上以化学气相沉积(CVD)法沉积 第一多晶硅层203，厚度大约为950 1050埃。在第一多晶硅层203上形成ONO层204，材 料可以选择为氧化硅-氮化硅-氧化硅，厚度大约为145 165埃。接着，在ONO层204上 面以CVD法沉积第二层多晶硅层205，厚度大约为1900 2100埃。在第二层多晶硅层205 上面以CVD法沉积一层硬掩模层206，材料选择为正硅酸乙酯(TEOS)，厚度为1250 1370 埃，沉积温度约为400摄氏度。在硬掩模层206上沉积一层底部抗反射涂层(DARC层)207， 厚度大约为850 950埃。DARC层207用于减小或消除反射光在曝光过程中的影响。在 DARC层207上面涂敷一层具有图案的光刻胶层208，厚度大约为四00 3100埃。如图2Β所示，以具有图案的光刻胶层208作为刻蚀掩模，刻蚀硬掩模层206，也就 是移除部分被图案化的光刻胶层208暴露出的硬掩模层206，形成图案化的硬掩模层206。 在这个过程中，可采用等离子体刻蚀工艺，刻蚀的方向性可以通过控制等离子体源的偏置 功率和阴极偏压功率来实现。采用硫酸清洗或者等离子灰化工艺去除光刻胶层208以及 DARC层207，便暴露出用于刻蚀多晶硅的硬掩模层206。之后以图案化的硬掩模层206为刻蚀掩模，进行刻蚀工艺，依次移除部分第二多晶硅层205、部分ONO层204以及部分第一 多晶硅层203，分别形成第一叠栅221A以及第二叠栅221B。第一叠栅221A包括第一浮栅 203A、第一 ONO层204A以及第一控制栅205A ；第二叠栅221B包括第二浮栅20!3B、第二 ONO 层204B以及第二控制栅205B。所采用的刻蚀工艺可选择为PECVD (等离子体增强化学气 相沉积)或者LPCVD (低压化学气相沉积)。对第二多晶硅层205的刻蚀分为两步完成。其 中主刻蚀步骤的刻蚀速率为1600埃/分钟，刻蚀时间为1. 2分钟，过刻蚀步骤的刻蚀速率 为1330埃/分钟，刻蚀时间为1. 7分钟。刻蚀第二多晶硅层205时对硬掩模层206的刻蚀 速率为52埃/分钟。对ONO层204的刻蚀速率为1600埃/分钟，时间为0. 48分钟，此时 对硬掩模层206的刻蚀速率为1600埃/分钟。对第一多晶硅层203的刻蚀分为两步完成， 主刻蚀步骤的刻蚀速率为1430埃/分钟，刻蚀时间为0. 85分钟，过刻蚀步骤的刻蚀速率为 950埃/分钟，刻蚀时间为0. 50分钟。刻蚀第一多晶硅层203时对硬掩模层206的刻蚀速 率为52埃/分钟。该刻蚀工艺后，硬掩模层206A以及硬掩模层206B剩余大约观0 400 埃，以保证未损伤到第二多晶硅层。接着如图2C所示，在第一叠栅221A以及第二叠栅221B上以CVD方法形成间隙壁 绝缘层209A、209A，、209B以及209B，，然后在间隙壁绝缘层209A、209A，、209B以及209B，的 侧壁上形成间隙壁210A、210A，以及210B、210B’。然后如图2D所示，进行离子注入，形成源/漏极(未示出)。接着进行刻蚀工艺， 去除间隙壁21(^、21(^，以及21( 、21( ，，去除间隙壁绝缘层2094、2094，、2098以及2098，。 所述刻蚀工艺为干刻蚀法，所用气体为C4F8以及CF4的混合气体，并且分为两步进行。第一 步是主蚀刻，其蚀刻速度为1550埃/分钟，时间约为0. 5分钟。第二步是过度蚀刻，其蚀刻 速度为870埃/分钟，时间约为0. 4分钟。此过程同时去除剩余的硬掩模层206A以及硬掩 模层206B。所需硬掩模层206的厚度是根据第一多晶硅层、ONO层以及第二多晶硅层的厚度、 各自的刻蚀速率以及刻蚀时间计算出来的。例如，本实施例中对第二多晶硅层205的刻蚀 分为两步完成，主刻蚀步骤的刻蚀速率A1为1600埃/分钟，刻蚀时间T1为1. 2分钟，过刻 蚀步骤的刻蚀速率4为1330埃/分钟，刻蚀时间1~2为1.7分钟。刻蚀第二多晶硅层205 时对硬掩模层206的刻蚀速率S1为52埃/分钟。对ONO层204的刻蚀速率A3为1600埃/ 分钟，刻蚀时间T3为0. 48分钟，此时对硬掩模层206的刻蚀速率&为1600埃/分钟。对 第一多晶硅层203的刻蚀分为两步完成，主刻蚀步骤的刻蚀速率A4为1430埃/分钟，刻蚀 时间T4为0. 85分钟，过刻蚀步骤的刻蚀速率A5为950埃/分钟，刻蚀时间T5为0. 5分钟。 刻蚀第一多晶硅层203时对硬掩模层206A的刻蚀速率&为52埃/分钟。该刻蚀工艺完 成之后，要求硬掩模层206A以及硬掩模层206B的剩余量P大约280 400埃，以保证未损 伤到第二多晶硅层。因此可根据公式(1)计算出所需要的硬掩模层厚度L，L = (TAT2RSAT3^2+(T4+T5)*S3+P ......(1)因可计算得出所需要的硬掩模层厚度L大约为(1. 2+1. 7)氺52+0. 48*1600+ (0. 85+0. 5) *52+280 < L 彡(1. 2+1. 7)氺52+0. 48*1600+ ( 0. 85+0. 5)*52+400即约为1250 < LS 1370埃。在其它实际操作工艺中，可根据所需第一多晶硅层、 ONO层以及第二多晶硅层的厚度、各自的刻蚀速率以及时间计算得出所需的硬掩模层的厚
如图2E所示，为根据本发明实施例的以TEOS为硬掩模层制作存储单元栅极结构 的SEM图。从图中的第二叠栅221B可以看出，第二叠栅221B的顶部与底部相差50 70 埃，差距非常小，可判定光刻图案精确地转移到栅极层上。另外，从图中可以看到第一叠栅 221A和第二叠栅221B顶部之间的宽度与第一叠栅221A和第二叠栅221B底部之间的宽度 的距离相差非常小，仅有40 50埃，可判定光刻图案精确地转移到栅极层上。如图2F所 示，为根据本发明实施例的以TEOS为硬掩模层制作存储单元栅极结构去除栅极间隙壁绝 缘层后的SEM放大图，从图中可以看出，第二层多晶硅205在去除栅极间隙壁绝缘层后仍然 保持其结构完整，没有受到损伤。图3的流程图示出了制作根据本发明实施例的以TEOS为硬掩模层制作存储单元 栅极结构工艺流程。在步骤301中，提供一具有浅沟槽的前端器件层，浅沟槽中填充有绝缘 物。在步骤302中，在前端器件层上形成栅极层，具体方法为在前端器件层上沉积第一多晶 硅层，在第一多晶硅层上形成氧化层-氮化物层-氧化层(0N0层)，在ONO层上面沉积第 二层多晶硅层。在步骤303中，在第二层多晶硅层上面沉积一层硬掩模层，在硬掩模层上沉 积一层DARC层，在DARC层上面涂敷一层具有图案的光刻胶层。在步骤304中，以具有图案 的光刻胶层作为刻蚀掩模，刻蚀硬掩模层，形成图案化的硬掩模层。去除光刻胶层以及DARC 层，便暴露出用于刻蚀多晶硅的硬掩模层。在步骤305中，以图案化的硬掩模层为刻蚀掩 模，进行刻蚀工艺，依次移除部分第二多晶硅层、部分ONO层以及部分第一多晶硅层，分别 形成第一叠栅以及第二叠栅。在步骤306中，在第一叠栅以及第二叠栅上形成间隙壁绝缘 层，然后在间隙壁绝缘层的侧壁上形成间隙壁。在步骤307中，进行离子注入，形成源/漏 极。接着进行刻蚀工艺，去除间隙壁和间隙壁绝缘层，同时去除剩余的硬掩模层。本发明的又一实施例为外围电路栅极的制作，如图4Α至4D所示。外围电路指的 是在存储元件附近的其他电路，如感应放大器等电路。如图4Α所示，提供一具有浅沟槽的前端器件层401，浅沟槽中填充有绝缘物。在前 端器件层401上形成栅极层。该栅极层是一层多晶硅层，具体方法为，在前端器件层401上 以化学气相沉积(CVD)法沉积一层多晶硅层403，厚度大约为1900 2100埃。在多晶硅层 403上面以CVD法沉积一层硬掩模层404，材料选择为正硅酸乙酯(TE0S)，厚度为1250 1370埃，沉积温度约为400摄氏度。在硬掩模层404上沉积一层底部抗反射涂层(DARC 层)405，厚度大约为850 950埃。DARC层405用于减小或消除反射光在曝光过程中的影 响。在DARC层405上面涂敷一层具有图案的光刻胶层406，厚度大约为四00 3100埃。如图4Β所示，以具有图案的光刻胶层406作为一个刻蚀掩模，刻蚀硬掩模层404， 也就是移除部分被图案化的光刻胶层406暴露出的硬掩模层404，形成图案化的硬掩模层。 在这个过程中，可采用等离子体刻蚀工艺，刻蚀的方向性可以通过控制等离子体源的偏置 功率和阴极偏压功率来实现。采用硫酸清洗或者等离子灰化工艺去除光刻胶层406以及 DARC层405，便暴露出用于刻蚀多晶硅的硬掩模层404。之后以图案化的硬掩模层404为 刻蚀掩模，进行刻蚀工艺，移除部分多晶硅层403，形成第一控制栅403Α以及第二控制栅 403Β,所采用的刻蚀工艺可选择为PECVD (等离子体增强化学气相沉积)或者LPCVD (低压 化学气相沉积)。对多晶硅层403的刻蚀分为两步完成，主刻蚀步骤的刻蚀速率为1600埃 /分钟，刻蚀时间为1. 2分钟，过刻蚀步骤的刻蚀速率为1330埃/分钟，刻蚀时间为1. 7分钟。刻蚀多晶硅层403时对硬掩模层404的刻蚀速率为47埃/分钟。该刻蚀工艺后，硬掩 模层404A与404B剩余大约280 400埃，以保证未损伤到多晶硅层403。所需的硬掩模层 404的厚度可如上一实施例中的公式计算出来。接着如图4C所示，在第一控制栅403A以及第二控制栅40 上以CVD方法形成 间隙壁绝缘层407A、407A，、407B以及407B，，然后在间隙壁绝缘层407A、407A，、407B以及 407B，的侧壁上形成间隙壁408A、408A，以及408B、408B，。然后如图4D所示，进行离子注入，形成源/漏极(未示出)。接着进行刻蚀工艺， 去除间隙壁408A、408A，以及408B、408B，，去除间隙壁绝缘层407A、407A，、407B以及407B，。 所述刻蚀工艺为干刻蚀法，所用气体为C4F8以及CF4的混合气体，并且分为两步进行。第一 步是主蚀刻，其蚀刻速度为1550埃/分钟，时间约为0. 5分钟。第二步是过度蚀刻，其蚀刻 速度为870埃/分钟，时间约为0. 4分钟。即为了使剩余的硬掩模层404A与硬掩模层404B 可被完全清除。此过程同时去除剩余的硬掩模层404A与硬掩模层404B如图4E所示，为根据本发明实施例的以TEOS为硬掩模层制作外围电路栅极结构 的SEM图，从图中可以看到控制栅403的顶部宽度顶部与底部宽度之间的相差得非常小，仅 有沈0 280埃，可判定光刻图案精确地转移到栅极层上。如图4F所示，为根据本发明实 施例的以TEOS为硬掩模层制作外围电路栅极结构去除栅极间隙壁绝缘层后的SEM放大图， 从图中可以看出，控制栅403在去除栅极间隙壁绝缘层后仍然保持其结构完整，没有受到 损伤。图5的流程图示出了制作根据本发明实施例的以TEOS为硬掩模层制作外围电路 栅极结构工艺流程。在步骤501中，提供一具有浅沟槽的前端器件层，浅沟槽中填充有绝缘 物。在步骤502中，在前端器件层上形成栅极层，具体方法是在前端器件层上沉积一层多晶 硅层。在步骤503中，在多晶硅层上面沉积一层硬掩模层，在硬掩模层上沉积一层DARC层， 在DARC层上面涂敷一层具有图案的光刻胶层。在步骤504中，以具有图案的光刻胶层作为 刻蚀掩模，刻蚀硬掩模层，形成图案化的硬掩模层。去除光刻胶层以及DARC层，便暴露出用 于刻蚀多晶硅的硬掩模层。在步骤505中，以图案化的硬掩模层为刻蚀掩模，进行刻蚀工 艺，移除部分多晶硅层，形成第一控制栅以及第二控制栅。在步骤506中，在第一控制栅以 及第二控制栅上形成间隙壁绝缘层，然后在间隙壁绝缘层的侧壁上形成间隙壁。在步骤507 中，进行离子注入，形成源/漏极。接着进行刻蚀工艺，去除间隙壁和间隙壁绝缘层，同时去 除剩余的硬掩模层。根据如上所述的实施例制造的以TEOS为硬掩模层作栅极的半导体器件可应用于 多种集成电路(IC)中。根据本发明的IC例如是存储器电路，如随机存取存储器(RAM)、动 态RAM(DRAM)、同步DRAM (SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明 的IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻 辑集成电路(掩埋式DRAM)或任意其他电路器件。根据本发明的IC芯片可用于例如用户 电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码 相机、手机等各种电子产品中，尤其是射频产品中。本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于 举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人 员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由 附属的权利要求书及其等效范围所界定。
权利要求
1.一种制作半导体器件的栅极结构的方法，包括下列步骤在前端器件层上形成栅极层；在所述栅极层上沉积硬掩模层；刻蚀所述硬掩模层，形成具有图案的硬掩模层；以所述具有图案的硬掩模层为刻蚀掩模，刻蚀所述栅极层形成栅极。
2.如权利要求1所述的制作半导体器件的栅极结构的方法，其特征在于，所述方法还 包括如下步骤在所述栅极上形成间隙壁绝缘层；在所述间隙壁绝缘层的侧壁上形成间隙壁；以所述栅极和所述间隙壁为掩模，进行离子注入以在所述前端器件层上形成源/漏极；去除间隙壁以及剩余的硬掩模层。
3.如权利要求1所述的制作半导体器件的栅极结构的方法，其特征在于，所述硬掩模 层采用正硅酸乙酯。
4.如权利要求1所述的制作半导体器件的栅极结构的方法，其特征在于，所述栅极层 包括在所述前端器件层上的多晶硅层。
5.如权利要求4所述的制作半导体器件的栅极结构的方法，其特征在于，所述栅极层 还包括在所述前端器件层上的所述多晶硅层上形成的氧化层-氮化物层-氧化层；在所述氧化层-氮化物层-氧化层上沉积的多晶硅层。
6.如权利要求4或5所述的多晶硅层，其特征在于，所述移除所述多晶硅层分为主刻蚀 阶段以及过刻蚀阶段。
7.如权利要求4或5所述的制作半导体器件的栅极结构的方法，其特征在于，所述硬掩 模层的厚度为L = (T^T2)略+丁构+ (T4+T5) *S3+P其中，L为所述硬掩模层的厚度，T1是所述氧化层-氮化物层-氧化层上沉积的所述多 晶硅层的主刻蚀阶段的刻蚀时间，T2是所述氧化层-氮化物层-氧化层上沉积的所述多晶 硅层的过刻蚀阶段的刻蚀时间，S1是移除所述氧化层-氮化物层-氧化层上沉积的所述多 晶硅层时对所述硬掩模层的刻蚀速率，T3是所述氧化层-氮化物层-氧化层的刻蚀时间，S2 是移除所述氧化层-氮化物层-氧化层时对所述硬掩模层的刻蚀速率，T4是所述前端器件 层上的所述多晶硅层的主刻蚀阶段的刻蚀时间，T5是所述前端器件层上的所述多晶硅层的 过刻蚀阶段的刻蚀时间，S3是移除所述所述前端器件层上的多晶硅层时对所述硬掩模层的 刻蚀速率，P是所述栅极形成后所述硬掩模层的剩余量。
8.根据权利要求7所述的制作半导体器件的栅极结构的方法，其特征在于，所述P为 280 400 埃。
9.一种包含通过如权利要求1所述的方法制造的半导体器件的集成电路，其中所述集 成电路选自随机存取存储器、动态随机存取存储器、同步随机存取存储器、静态随机存取存 储器、只读存储器、可编程逻辑阵列、专用集成电路、掩埋式DRAM和射频电路。
10. 一种包含通过如权利要求1所述的方法制造的半导体器件的电子设备，其中所述 电子设备个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相 机。
全文摘要
本发明提出了一种制作半导体器件的栅极结构的方法，所述方法包括如下步骤在前端器件层上形成栅极层；在所述栅极层上沉积硬掩模层；刻蚀所述硬掩模层，形成具有图案的硬掩模层；以所述具有图案的硬掩模层为刻蚀掩模，刻蚀所述栅极层形成栅极。根据本发明的工艺能够使得光刻图案精确地转移，且能使制作成本下降。
文档编号H01L27/02GK102087968SQ200910200018
公开日2011年6月8日 申请日期2009年12月4日 优先权日2009年12月4日
发明者任学慧, 朱娜, 朱磊, 马德敬 申请人:中芯国际集成电路制造(上海)有限公司