专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件及其制造方法。
背景技术：
半导体集成电路，尤其是使用M0S晶体管的集成电路的集成(integration)程度 越来越高。伴随高度集成化，高度集成电路的M0S晶体管的小型化已进入纳米级。由于需 要确保必要的电流量，故M0S晶体管的小型化存在有难以抑制漏电流以及在缩小电路占用 面积上受到限制等问题。为解决这些问题，提出了一种环绕式栅极晶体管(surrounding gate transistor ；SGT)结构，其中，源极、栅极和漏极相对于衬底垂直设置，并且该栅极围 绕一个柱状半导体层(例如参见下述专利文献1至3)。[专利文献 1] JP02-071556A[专利文献 2] JP02-188966A[专利文献 3] JP02-145761A在该环绕式栅极晶体管中，所形成的沟道区域围绕该柱状半导体的侧表面，从而 在较小的占用面积内实现较大的栅极宽度。这意味着需要允许大导通电流(ON current) 流过该较小的占用面积。这种情况下，如果源极和漏极具有高电阻，该大导通电流将导致难 以向源极和漏极施加期望的电压。因此，需要提供一种环绕式栅极晶体管的制造方法(包 括设计技术)来降低源极和漏极的电阻。大导通电流也使得降低接触电阻成为必要。传统M0S晶体管中，形成栅极电极的方法包括沉积栅极材料，通过光刻将栅极图 案转移至衬底上的抗蚀层(resist)以形成掩膜，并利用该掩膜蚀刻该栅极材料。即，传统 M0S晶体管中，栅极长度的设计基于栅极图案。相反地，在环绕式栅极晶体管中，由于柱状半 导体的侧表面充当沟道区域，因此电流相对于衬底垂直流动。即，在环绕式栅极晶体管中， 栅极长度的设计基于制造方法而不是基于栅极图案，因此，栅极长度及其变化由该制造方 法决定。在环绕式栅极晶体管中，需要缩小柱状半导体的直径以抑制伴随晶体管小型化而 产生的漏电流增加。此外，有必要提供一种能够最佳化源极和漏极以抑制短沟道效应、进而 抑制漏电流的制造方法。此外，在环绕式栅极晶体管中，有必要降低寄生电容以将功率消耗降到最小。因 此，需要提供一种能够降低寄生电容的制造方法。与传统M0S晶体管一样，环绕式栅极晶体管也需要降低制造成本。为此目的，需要 减小工艺步骤的数目。
发明内容
本发明的目的在于提供一种环绕式栅极晶体管制造方法，通过该方法所获得的结 构可降低源极和漏极的电阻，降低寄生电容，获得期望的栅极长度和期望的源极和漏极的 结构，并使柱状半导体具有期望的直径。
为实现此目的，依据本发明的第一方式提供一种半导体器件的制造方法，包括在 衬底上形成第一柱状半导体层，并在位于该第一柱状半导体层下面的衬底上部形成第一平 面半导体层；在该第一柱状半导体层的下部以及该第一平面半导体层的全部或上部形成第 二导电类型的第一半导体层；围绕该第一柱状半导体层的下侧壁以及在该第一平面半导体 层上方形成第一绝缘膜；围绕该第一柱状半导体层形成栅极绝缘膜和栅极电极；形成侧壁 状第二绝缘膜，其围绕该第一柱状半导体层的上侧壁并接触该栅极电极的上表面，以及围 绕该栅极电极和第一绝缘膜的侧壁；在该第一柱状半导体层的上部形成第二导电类型的第 二半导体层，并在第二导电类型的第一半导体层和第二导电类型的第二半导体层之间形成 第一导电类型的半导体层；以及在第二导电类型的第一半导体层的上表面以及第二导电类 型的第二半导体层的上表面分别形成金属半导体化合物，其中，该第一绝缘膜的厚度大于 围绕该第一柱状半导体层形成的栅极绝缘膜的厚度。优选地，在本发明的上述方法中，该第一柱状半导体层的中心轴与该第一柱状半 导体层的边缘之间的长度大于该第一柱状半导体层的中心轴与该第一柱状半导体层的侧 壁之间的长度、栅极绝缘膜厚度、栅极电极厚度以及围绕该栅极电极和第一绝缘膜的侧壁 形成的侧壁状第二绝缘膜的厚度的总和。优选地，在本发明的上述方法中，该栅极电极的厚度大于围绕第一柱状半导体层 的上侧壁并接触栅极电极的上表面形成的侧壁状第二绝缘膜的厚度。优选地，本发明的方法中的第一平面半导体层为第一平面硅层，第一柱状半导体 层为第一柱状硅层，第一导电类型的半导体层为第一导电类型的硅层，第二导电类型的第 一半导体层为第二导电类型的第一硅层，第二导电类型的第二半导体层为第二导电类型的 第二娃层。在上述方法中，第一导电类型的半导体层可为p型硅层或非掺杂硅层。此外，第二 导电类型的第一半导体层可为n型硅层，以及第二导电类型的第二半导体层可为n型硅层。或者，第一导电类型的半导体层可为n型硅层或非掺杂硅层。此外，第二导电类型 的第一半导体层可为P型硅层，以及第二导电类型的第二半导体层可为P型硅层。优选地，上述方法包括在该衬底上形成衬垫氧化膜；在该衬垫氧化膜上形成第 一氮化膜，以在形成第一柱状硅层时用作掩膜；在该第一氮化膜上形成第一非晶硅或多晶 硅膜；在该第一非晶硅或多晶硅膜上敷设抗蚀层，并通过光刻将第一柱状层图案转移至该 抗蚀层，从而形成对应于该第一柱状层图案的第一抗蚀层；以及依序蚀刻该第一非晶硅或 多晶硅膜和第一氮化膜，以形成第一硬掩膜。优选地，上述方法还包括通过利用该第一硬掩膜的干蚀刻工艺形成该第一柱状半 导体层的步骤。优选地，在上述方法中，在干蚀刻期间，完全地蚀刻用作第一硬掩膜的第一非晶硅 或多晶硅膜以使电浆发射强度(plasma emission intensity)发生改变，其中，该电浆发射 强度可由干蚀刻器件检测，且其中形成第一柱状硅层的步骤包括检测该电浆发射强度的变 化，并基于该检测结果决定该干蚀刻工艺的终止时间，以控制该第一柱状硅层的高度尺寸。优选地，在上述方法中，在该干蚀刻工艺之前的第一非晶硅或多晶硅膜的高度尺 寸小于该第一柱状硅层的高度尺寸。优选地，上述方法还包括牺牲氧化(sacrificially oxidizing)位于衬底上的第一柱状硅层的表面，以降低充当沟道区的第一柱状硅层的侧壁的不规则性，同时移除该第 一柱状硅层中具有在该干蚀刻工艺中注入的碳原子的表面部分，并保护该第一柱状硅层不 受包括后续干蚀刻工艺中产生的副产物在内污染。优选地，上述方法还包括在具有该第一柱状硅层的衬底上敷设抗蚀层，并通过光 刻将第一平面硅层图案转移至该抗蚀层，从而形成对应于该第一平面硅层图案的第二抗蚀 层；以及蚀刻该衬底以形成第一平面硅层，并移除该第二抗蚀层。优选地，上述方法还包括在该第一平面硅层和具有第一柱状硅层的衬底上沉积 填充氧化膜；平坦化该填充氧化膜；以及蚀刻该填充氧化膜，以暴露该第一平面硅层上部 的表面。优选地，上述方法还包括在该第一柱状硅层的侧壁上形成偏移间隔物(offset spacer)的步骤。优选地，上述方法中，通过包含杂质注入工艺的杂质引入工艺，在该第一平面硅层 中引入第二导电类型的杂质，其中，该第一平面硅层含有具有偏移间隔物的该第一柱状硅 层，从而在该第一柱状硅层下部和第一平面硅层的全部或上部形成第二导电类型的第一硅 层。然后，蚀刻该偏移间隔物。优选地，在上述方法中，该第二导电类型的第一硅层形成于该第一柱状硅层的下 部，而该第一柱状硅层的上部未注入任何杂质。优选地，上述方法还包括在形成于第一平面硅层上的第一柱状硅层的上方以及 围绕该第一柱状硅层沉积第一绝缘膜材料，以使沉积在第一柱状硅层上方以及围绕该第一 柱状硅层下侧壁所沉积的第一绝缘膜材料的厚度大于围绕第一柱状硅层中间侧壁/上侧 壁所沉积的第一绝缘膜材料的厚度；以及蚀刻围绕第一柱状硅层中间侧壁/上侧壁的第一 绝缘膜材料，以在第一柱状硅层上方以及围绕第一柱状硅层下侧壁形成第一绝缘膜，使其 厚度大于后续围绕第一柱状硅层形成的栅极绝缘膜的厚度。优选地，在上述方法中，在形成于第一平面硅层上的第一柱状硅层的侧壁上形成 栅极绝缘膜，其中，该第一柱状硅层具有由氮化膜构成的第一硬掩膜，该方法还包括在形 成栅极绝缘膜的步骤所获得的在制结构(In-ProcessStructure)上形成第二非晶硅或多 晶硅膜作为栅极电极材料，使第一柱状硅层嵌入在内；以及通过化学机械研磨工艺研磨该 第二非晶硅或多晶硅膜，使其具有平坦的上表面，其中，作为第一硬掩膜的氮化膜用作化学 机械研磨终止层，从而以经提升的重现性控制研磨量。优选地，上述方法还包括回蚀作为栅极电极材料的第二非晶硅或多晶硅膜，使栅 极电极形成所期望的栅极长度；以及在回蚀第二非晶硅或多晶硅膜的步骤所获得的在制结 构上沉积第一氧化膜，由此，该第一氧化膜可保护栅极电极的上表面不受后续执行的湿蚀 刻或干蚀刻工艺的影响，以抑制栅极长度的变化或参差不齐，并防止栅极绝缘膜受到栅极 电极的上表面的影响而损坏。优选地，上述方法还包括在第一氧化膜上形成第二氮化膜；回蚀该第二氮化膜 以形成第三绝缘膜侧壁，并蚀刻第一氧化膜；在回蚀该第二氮化膜步骤所获得的在制结构 上敷设底部抗反射涂层(bottom anti-reflective coating ;BARC)，在该底部抗反射涂层 上敷设抗蚀层，并通过光刻将栅极配线图案转移至该抗蚀层，从而形成对应于该栅极配线 图案的第三抗蚀层；将该第三抗蚀层作为掩膜，蚀刻底部抗反射涂层以及作为栅极电极材料的第二非晶硅或多晶硅膜，以形成栅极电极体和栅极配线，该栅极电极体和栅极配线组 成栅极电极；通过干蚀刻或湿蚀刻而部分移除第一绝缘膜，以暴露位于第一柱状硅层下面 的第二导电类型的第一硅层的表面；移除抗蚀层和底部抗反射涂层；在栅极电极的暴露表 面以及位于第一柱状硅层下面的第二导电类型的第一硅层的表面上形成第四氧化层；通过 蚀刻工艺移除所述位于第一柱状硅层上方的第一氮化膜以及围绕第一柱状硅层的第二氮 化膜；以及移除衬垫氧化膜、第一氧化膜和第四氧化层。优选地，上述方法还包括在形成于第一平面硅层上的第一柱状硅层上以及围绕 第一柱状硅层的栅极电极上形成第三氮化膜，回蚀该第三氮化膜以分别暴露位于第一柱状 硅层下面的第二导电类型的第一硅层的上表面以及第一柱状硅层的上部的上表面，并形成 第二绝缘膜侧壁作为侧壁状第二绝缘膜，以围绕第一柱状硅层的上侧壁并接触栅极电极的 上表面，以及围绕栅极电极的侧壁；通过包含杂质注入工艺的杂质引入工艺，在第一柱状半 导体层的上部引入第二导电类型的杂质，从而在第一柱状硅层上部形成第二导电类型的第 二硅层，并在第二导电类型的第一硅层与第二导电类型的第二硅层之间形成第一导电类型 的硅层；以及通过溅镀过程在第二导电类型的第一硅层和栅极电极的暴露表面上以及第二 导电类型的第二硅层的上表面分别形成第一金属膜，例如镍(Ni)膜或钴(Co)膜，并对该第 一金属膜进行热处理，然后移除经热处理的膜上未反应的部分，从而在第二导电类型的第 一硅层和第二导电类型的第二硅层上分别形成金属半导体化合物。优选地，上述方法还包括在形成于第一平面硅层上的第一柱状硅层上以及围绕 该第一柱状硅层的栅极电极上形成接触终止层，例如氮化膜；在该接触终止层上形成第三 氧化膜作为层间绝缘膜，并通过化学机械研磨工艺平坦化该第三氧化膜；通过蚀刻工艺在 形成于第一柱状硅层上部的第二导电类型的第二硅层的上侧位置处的第三氧化膜上形成 接触孔；通过蚀刻工艺在形成于第一柱状硅层下面的第一平面硅层的全部或上部的第二导 电类型的第一硅层的上侧位置以及栅极电极的上侧位置处的第三氧化膜上分别形成接触 孔；以及蚀刻对应于个别的接触孔的接触终止层的部分。依据本发明的第二个方式提供一种半导体器件，包括第一平面半导体层，形成于 衬底上；第一柱状半导体层，形成于该第一平面半导体层上；第二导电类型的第一半导体 层，形成于第一柱状半导体层下部以及第一平面半导体层的全部或上部；第二导电类型的 第二半导体层，形成于第一柱状半导体层的上部；第一导电类型的半导体层，形成于第一柱 状半导体层下部上所形成的第二导电类型的第一半导体层与第一柱状半导体层上部上所 形成的第二导电类型的第二半导体层之间；栅极绝缘膜和栅极电极，围绕第一柱状半导体 层形成；第一绝缘膜，形成于栅极电极和第一平面半导体层之间；侧壁状第二绝缘膜，形成 为围绕第一柱状硅层的上侧壁并接触栅极电极的上表面，以及围绕栅极电极和第一绝缘膜 的侧壁；以及金属半导体化合物，分别形成于第一平面半导体层的全部或上部上所形成的 第二导电类型的第一半导体层的上表面以及第一柱状半导体层上部上所形成的第二导电 类型的第二半导体层的上表面，其中，形成于栅极电极和第一平面半导体层之间的第一绝 缘膜的厚度大于围绕第一柱状半导体层而形成的栅极绝缘膜的厚度。依据本发明的第三个方式提供一种半导体器件，包括第一平面半导体层，形成于 衬底上；第一柱状半导体层，形成于该第一平面半导体层上；第二导电类型的第一半导体 层，形成于第一柱状半导体层下部以及第一平面半导体层的全部或上部；第二导电类型的第二半导体层，形成于第一柱状半导体层的上部；第一导电类型的半导体层，形成于第一柱 状半导体层下部上所形成的第二导电类型的第一半导体层与第一柱状半导体层上部上所 形成的第二导电类型的第二半导体层之间；栅极绝缘膜和栅极电极，围绕第一柱状半导体 层形成；第一绝缘膜，形成于栅极电极和第一平面半导体层之间；侧壁状第二绝缘膜，形成 为围绕第一柱状半导体层的上侧壁并接触所述栅极电极的上表面，以及围绕栅极电极和第 一绝缘膜的侧壁；以及金属半导体化合物，分别形成于第一平面半导体层的全部或上部上 所形成的第二导电类型的第一半导体层的上表面以及第一柱状半导体层上部上所形成的 第二导电类型的第二半导体层的上表面，其中，形成于栅极电极和第一平面半导体层之间 的第一绝缘膜的厚度大于围绕第一柱状半导体层形成的栅极绝缘膜的厚度；以及在第一柱 状半导体层的中心轴与该第一柱状半导体层的边缘之间的长度大于该第一柱状半导体层 的中心轴与该第一柱状半导体层的侧壁之间的长度、栅极绝缘膜厚度、栅极电极厚度以及 围绕该栅极电极和第一绝缘膜的侧壁形成的侧壁状第二绝缘膜的厚度的总和。依据本发明的第四个方式提供一种半导体器件，包括第一平面半导体层，形成于 衬底上；第一柱状半导体层，形成于该第一平面半导体层上；第二导电类型的第一半导体 层，形成于第一柱状半导体层下部以及第一平面半导体层的全部或上部；第二导电类型的 第二半导体层，形成于第一柱状半导体层的上部；第一导电类型的半导体层，形成于第一 柱状半导体层下部上所形成的第二导电类型的第一半导体层和第一柱状半导体层的上部 上所形成的第二导电类型的第二半导体层之间；栅极绝缘膜和栅极电极，围绕第一柱状半 导体层形成；第一绝缘膜，形成于栅极电极和第一平面半导体层之间；侧壁状第二绝缘膜， 形成为围绕第一柱状半导体层的上侧壁并接触栅极电极的上表面，以及围绕栅极电极的侧 壁；以及金属半导体化合物，分别形成于第一平面半导体层的全部或上部上所形成的第二 导电类型的第一半导体层的上表面以及第一柱状半导体层上部上所形成的第二导电类型 的第二半导体层的上表面，其中，形成于栅极电极和第一平面半导体层之间的第一绝缘膜 的厚度大于围绕第一柱状半导体层形成的栅极绝缘膜的厚度；以及栅极电极的厚度大于形 成为围绕第一柱状半导体层的上侧壁并接触栅极电极的上表面的侧壁状第二绝缘膜的厚 度。如上所述，依据本发明的第一个方式的方法包括在衬底上形成第一柱状半导体 层，并在位于该第一柱状半导体层下面的衬底上部形成第一平面半导体层；在该第一柱状 半导体层的下部以及该第一平面半导体层的全部或上部形成第二导电类型的第一半导体 层；围绕第一柱状半导体层的下侧壁以及在第一平面半导体层上方形成第一绝缘膜；围绕 该第一柱状半导体层形成栅极绝缘膜和栅极电极；形成侧壁状第二绝缘膜，其围绕第一柱 状半导体层的上侧壁并接触栅极电极的上表面，以及围绕栅极电极和第一绝缘膜的侧壁； 在第一柱状半导体层的上部形成第二导电类型的第二半导体层，并在第二导电类型的第一 半导体层和第二导电类型的第二半导体层之间形成第一导电类型的半导体层；以及在第二 导电类型的第一半导体层的上表面以及第二导电类型的第二半导体层的上表面分别形成 金属半导体化合物，其中，第一绝缘膜的厚度大于围绕第一柱状半导体层形成的栅极绝缘 膜的厚度。本发明的上述特征得以提供一种环绕式栅极晶体管的制造方法，通过该方法获得 的结构可降低源极和漏极的电阻，降低寄生电容，获得期望的栅极长度和期望的源极和漏极结构，并使柱状半导体具有期望的直径。在依据本发明的一个较佳实施例的方法中，第一柱状半导体层的中心轴与边缘之 间的长度大于中心轴与侧壁之间的长度、栅极绝缘膜厚度、栅极电极厚度以及围绕该栅 极 电极和第一绝缘膜的侧壁形成的侧壁状第二绝缘膜的厚度的总和。此特征有助于在第一柱 状半导体层下面的第一平面半导体层的全部或上部中所形成的第二导电类型的第一半导 体层上充分形成金属半导体化合物，以降低在第一柱状半导体层下面的第一平面半导体层 的全部或上部中所形成的该第二导电类型的第一半导体层的电阻。依据本发明的一个较佳实施例的方法中，栅极电极的厚度大于围绕第一柱状半导 体层的上侧壁并接触栅极电极的上表面的侧壁状第二绝缘膜的厚度。此特征有助于根据需 要而在栅极电极上充分形成金属半导体化合物，以降低栅极电极的电阻。依据本发明的一个较佳实施例，上述方法还包括在衬底上形成衬垫氧化膜；在 该衬垫氧化膜上形成第一氮化膜，以在形成第一柱状硅层时用作为掩膜；在该第一氮化膜 上形成第一非晶硅或多晶硅膜；在该第一非晶硅或多晶硅膜上敷设抗蚀层，并通过光刻将 第一柱状层图案转移至该抗蚀层，从而形成对应于该第一柱状层图案的第一抗蚀层；以及 依序蚀刻该第一非晶硅或多晶硅膜和第一氮化膜，以形成第一硬掩膜。此特征有助于在后 续步骤决定干蚀刻过程的终止时间，从而依据在后续步骤中的干蚀刻工艺的终止时间的决 定而控制第一柱状硅层的高度。依据本发明的一个较佳实施例，上述方法还包括通过利用第一硬掩膜的干蚀刻工 艺形成第一柱状半导体层的步骤。在此干蚀刻过程中，完全地蚀刻用作为第一硬掩膜的第 一非晶硅或多晶硅膜以使电浆发射强度发生改变，其中，该电浆发射强度可由干蚀刻器件 检测。因此，可检测该电浆发射强度的变化，以基于该检测结果决定干蚀刻工艺的终止时 间，从而控制第一柱状硅层的高度尺寸。在依据本发明的一个较佳实施例的方法中，在干蚀刻工艺之前的第一非晶硅或多 晶硅膜的高度尺寸小于第一柱状硅层的高度尺寸。此特征有助于充分决定干蚀刻工艺的终 止时间。依据本发明的一个较佳实施例，上述方法还包括牺牲氧化位于衬底上的第一柱状 硅层的表面的步骤。此特征有助于降低充当沟道区的第一柱状硅层的侧壁的不规则性，同 时移除该第一柱状硅层中具有干蚀刻过程中注入的碳原子的表面部分，并保护该第一柱状 硅层不受包括后续干蚀刻过程中产生的副产物在内的污染。依据本发明的一个较佳实施例，上述方法还包括在具有第一柱状硅层的衬底上 敷设抗蚀层，并通过光刻将第一平面硅层图案转移至该抗蚀层，从而形成对应于该第一平 面硅层图案的第二抗蚀层；以及蚀刻该衬底以形成第一平面硅层，并移除第二抗蚀层。此特 征有助于充分实现元件间的隔离。依据本发明的一个较佳实施例，上述方法还包括在第一平面硅层和具有第一柱 状硅层的衬底上沉积填充氧化膜；平坦化该填充氧化膜；以及蚀刻该填充氧化膜，以暴露 第一平面硅层上部的表面。此特征有助于充分实现元件间的隔离。依据本发明的一个较佳实施例，上述方法还包括在第一柱状硅层的侧壁上形成偏 移间隔物的步骤。此特征有助于防止杂质注入工艺中自第一柱状硅层的侧壁注入杂质。在依据本发明的一个较佳实施例的方法中，通过包含杂质注入工艺的杂质引入工艺，在第一平面硅层中引入第二导电类型的杂质，其中，第一柱状硅层具有偏移间隔物，从 而在第一柱状硅层下部和第一平面硅层的全部或上部形成第二导电类型的第一硅层，接着 蚀刻偏移间隔物。此特征有助于有效形成第二导电类型的第一硅层。在依据本发明的一个较佳实施例的方法中，第二导电类型的第一硅层形成于第一 柱状硅层的下部，而该第一柱状硅层的上部未注入任何杂质。此特征有利于最佳化第一柱 状硅层上部和横卧第一柱状硅层的第一平面硅层分别进行杂质注入工艺的条件，以抑制短 沟道效应，减少漏电流。
依据本发明的一个较佳实施例，上述方法还包括在形成于第一平面硅层上的第 一柱状硅层的上方以及围绕该第一柱状硅层沉积第一绝缘膜材料，以使沉积在第一柱状硅 层上方以及围绕该第一柱状硅层下侧壁所沉积的第一绝缘膜材料的厚度大于围绕第一柱 状硅层的中间侧壁/上侧壁所沉积的第一绝缘膜材料的厚度；以及蚀刻围绕第一柱状硅层 的中间侧壁/上侧壁的第一绝缘膜材料，以在第一柱状硅层上方以及围绕第一柱状硅层下 侧壁形成第一绝缘膜，其厚度大于后续围绕第一柱状硅层形成的栅极绝缘膜的厚度。此特 征有助于降低栅极_源极寄生电容。在依据本发明的一个较佳实施例的方法中，在形成于第一平面硅层上的第一柱状 硅层的侧壁上形成栅极绝缘膜，其中，该第一柱状硅层具有由氮化膜构成的第一硬掩膜，该 方法还包括在形成栅极绝缘膜的步骤所获得的在制结构上形成第二非晶硅或多晶硅膜作 为栅极电极材料，使第一柱状硅层嵌入在内；以及通过化学机械研磨工艺研磨该第二非晶 硅或多晶硅膜，使其具有平坦的上表面。根据此特征，作为第一硬掩膜的氮化膜用作为化学 机械研磨的终止层，从而以经提升的重现性控制研磨量。依据本发明的一个较佳实施例，上述方法还包括回蚀作为栅极电极材料的第二 非晶硅或多晶硅膜，使所述栅极电极形成所期望的栅极长度；以及在回蚀第二非晶硅或多 晶硅膜的步骤所获得的在制结构上沉积第一氧化膜。根据此特征，该第一氧化膜可保护栅 极电极的上表面不受后续执行的湿蚀刻或干蚀刻工艺的影响，以抑制栅极长度的变化或参 差不齐，并防止栅极绝缘膜受栅极电极的上表面的影响而损坏。依据本发明的一个较佳实施例，上述方法还包括在第一氧化膜上形成第二氮化 膜；回蚀该第二氮化膜以形成第三绝缘膜侧壁，并蚀刻第一氧化膜；在回蚀该第二氮化膜 步骤所获得的在制结构上敷设底部抗反射涂层(bottomanti-reflective coating ；BARC), 在该底部抗反射涂层上敷设抗蚀层，并通过光刻将栅极配线图案转移至该抗蚀层，从而形 成对应于该栅极配线图案的第三抗蚀层；将该第三抗蚀层作为掩膜，蚀刻底部抗反射涂层 以及作为栅极电极材料的第二非晶硅或多晶硅膜，以形成栅极电极体和栅极配线，该栅极 电极体和栅极配线组成栅极电极；通过干蚀刻或湿蚀刻而部分移除第一绝缘膜，以暴露位 于第一柱状硅层下面的第二导电类型的第一硅层的表面；移除抗蚀层和底部抗反射涂层； 在栅极电极的暴露表面以及位于第一柱状硅层下面的第二导电类型的第一硅层的表面上 形成第四氧化层；通过蚀刻工艺移除位于第一柱状硅层上方的第一氮化膜以及围绕第一柱 状硅层的第二氮化膜；以及移除衬垫氧化膜、第一氧化膜和第四氧化层。此特征有助于围绕 第一柱状硅层形成栅极电极。依据本发明的一个较佳实施例，上述方法还包括在形成于第一平面硅层上的第 一柱状硅层上以及围绕第一柱状硅层的栅极电极上形成第三氮化膜，回蚀该第三氮化膜以分别暴露位于第一柱状硅层下面的第二导电类型的第一硅层的上表面以及第一柱状硅层 的上部的上表面，并形成第二绝缘膜侧壁作为侧壁状第二绝缘膜，以围绕第一柱状硅层的 上侧壁并接触栅极电极的上表面，以及围绕栅极电极的侧壁；通过包含杂质注入工艺的杂 质引入工艺，在第一柱状硅层的上部引入第二导电类型的杂质，从而在第一柱状硅层上部 形成第二导电类型的第二硅层，并在第二导电类型的第一硅层与第二导电类型的第二硅层 之间形成第一导电类型的硅层；以及通过溅镀过程在第二导电类型的第一硅层和栅极电极 的暴露表面上以及第二导电类型的第二硅层的上表面分别形成第一金属膜，例如镍(Ni) 膜或钴(Co)膜，并对该第一金属膜进行热处理，移除经热处理的膜上未反应的部分，从而 在第二导电类型的第一硅层和第二导电类型的第二硅层上分别形成金属半导体化合物。依 据此特征，栅极电极以及形成于第一柱状硅层下面的第二导电类型的第一硅层和形成于第 一柱状硅层上部的第二导电类型的第二硅层彼此通过第二绝缘膜侧壁而隔离，以防止彼此 之间由于金属半导体化合物而发生短路。此外，第一柱状硅层的上侧壁由第二绝缘膜侧壁 覆盖，以防止金属半导体化合物形成于该第一柱状硅层的上侧壁上。 依据本发明的一个较佳实施例，上述方法还包括在形成于第一平面硅层上的第 一柱状硅层上以及围绕该第一柱状硅层的栅极电极上形成接触终止层，例如氮化膜；在该 接触终止层上形成第三氧化膜作为层间绝缘膜，并通过化学机械研磨工艺平坦化该第三氧 化膜；通过蚀刻工艺在形成于第一柱状硅层上部的第二导电类型的第二硅层的上侧位置处 的该第三氧化膜上形成接触孔；通过蚀刻工艺在形成于第一柱状硅层下面的第一平面硅层 的全部或上部的第二导电类型的第一硅层的上侧位置以及栅极电极的上侧位置处的该第 三氧化膜上分别形成接触孔；以及蚀刻对应于个别的接触孔的接触终止层的部分。此特征 有助于降低接触电阻。依据本发明的第二个方式的半导体器件包括第一平面半导体层，形成于衬底上； 第一柱状半导体层，形成于该第一平面半导体层上；第二导电类型的第一半导体层，形成于 第一柱状半导体层下部以及第一平面半导体层的全部或上部；第二导电类型的第二半导体 层，形成于第一柱状硅层的上部；第一导电类型的半导体层，形成于第一柱状半导体层下部 上所形成的第二导电类型的第一半导体层与第一柱状半导体层上部上所形成的第二导电 类型的第二半导体层之间；栅极绝缘膜和栅极电极，围绕第一柱状硅层形成；第一绝缘膜， 形成于栅极电极和第一平面半导体层之间；侧壁状第二绝缘膜，形成为围绕第一柱状半导 体层的上侧壁并接触栅极电极的上表面，以及围绕栅极电极和第一绝缘膜的侧壁；以及金 属半导体化合物，分别形成于第一平面半导体层的全部或上部上所形成的第二导电类型的 第一半导体层的上表面以及第一柱状半导体层上部上所形成的第二导电类型的第二半导 体层的上表面，其中，形成于栅极电极和第一平面半导体层之间的第一绝缘膜的厚度大于 围绕第一柱状半导体层而形成的栅极绝缘膜的厚度。在根据本发明的第二方式的该半导体器件中，可分别对位于第一柱状半导体层下 面的第一平面半导体层的全部或上部的第二导电类型的第一半导体层、栅极电极，以及位 于第一柱状半导体上部的第二导电类型的第二半导体层施加不同的电压。此外，可降低位 于第一柱状半导体层下面的第一平面半导体层的全部或上部的第二导电类型的第一半导 体层以及位于第一柱状半导体层上部的第二导电类型的第二半导体层的电阻，并降低栅 极-源极寄生电容。
依据本发明的第三个方式的半导体器件包括第一平面半导体层，形成于衬底上； 第一柱状半导体层，形成于该第一平面半导体层上；第二导电类型的第一半导体层，形成于 第一柱状半导体层下部以及第一平面半导体层的全部或上部；第二导电类型的第二半导体 层，形成于第一柱状半导体层的上部；第一导电类型的半导体层，形成于第一柱状半导体层 下部上所形成的第二导电类型的第一半导体层与第一柱状半导体层上部上所形成的第二 导电类型的第二半导体层之间；栅极绝缘膜和栅极电极，围绕第一柱状硅层形成；第一绝 缘膜，形成于栅极电极和第一平面半导体层之间；侧壁状第二绝缘膜，形成为围绕第一柱状 半导体层的上侧壁并接触栅极电极的上表面，以及围绕栅极电极和第一绝缘膜的侧壁；以 及金属半导体化合物，分别形成于第一平面半导体层的全部或上部上所形成的第二导电类 型的第一半导体层上所形成的上表面以及第一柱状半导体层上部上所形成的第二导电类 型的第二半导体层的上表面，其中，形成于栅极电极和第一平面半导体层之间的第一绝缘 膜的厚度大于围绕第一柱状半导体层形成的栅极绝缘膜的厚度；以及第一柱状半导体层的 中心轴与边缘之间的长度大于中心轴与侧壁之间的长度、栅极绝缘膜厚度、栅极电极厚度 以及围绕该栅极电极和第一绝缘膜的侧壁形成的侧壁状第二绝缘膜的厚度的总和。
在依据本发明的第三方式的半导体器件中，除上述依据本发明第三方式的半导体 器件的优点外，金属半导体化合物可充分形成在横卧于第一柱状半导体层下面的第一平面 半导体层的全部或上部的第二导电类型的第一半导体层上，以降低该第二导电类型的第一 半导体层的电阻。依据本发明的第四方式的半导体器件包括第一平面半导体层，形成于衬底上； 第一柱状半导体层，形成于该第一平面半导体层上；第二导电类型的第一半导体层，形成于 第一柱状半导体层下部以及第一平面半导体层的全部或上部；第二导电类型的第二半导体 层，形成于第一柱状硅层的上部；第一导电类型的半导体层，形成于第一柱状半导体层下部 上所形成的第二导电类型的第一半导体层和第一柱状半导体层的上部上所形成的第二导 电类型的第二半导体层之间；栅极绝缘膜和栅极电极，形成为围绕第一柱状硅层形成；第 一绝缘膜，形成于栅极电极和第一平面半导体层之间；侧壁状第二绝缘膜，围绕第一柱状硅 层的上侧壁并接触栅极电极的上表面，以及围绕栅极电极的侧壁；以及金属半导体化合物， 分别形成于第一平面半导体层的全部或上部上所形成的第二导电类型的第一半导体层的 上表面以及第一柱状半导体层上部上所形成的第二导电类型的第二半导体层的上表面，其 中，形成于栅极电极和第一平面半导体层之间的第一绝缘膜的厚度大于围绕第一柱状硅层 形成的栅极绝缘膜的厚度；以及栅极电极的厚度大于形成为围绕第一柱状半导体层的上侧 壁并接触栅极电极上表面的侧壁状第二绝缘膜的厚度。在依据本发明的第四方式的半导体器件中，除上述依据本发明的第三方式的半导 体器件的优点外，该半导体器件的金属半导体化合物可根据需要充分形成于栅极电极上， 以降低该栅极电极的电阻。
图1 (a)为依据本发明一个实施例的半导体器件的制造方法中的一个步骤的俯视 图。图1 (b)为图1 (a)沿A-A'的剖视图。
图2(a)为所述方法中一个步骤的俯视图。图2 (b)为图2 (a)沿A-A'的剖视图。图3(a)为所述方法中一个步骤的俯视图。图3 (b)为图3 (a)沿A_A'的剖视图。图4(a)为所述方法中一个步骤的俯视图。图4 (b)为图4 (a)沿A-A'的剖视图。图5(a)为所述方法中一个步骤的俯视图。图5(b)为图5(a)沿A-A'的剖视图。图6(a)为所述方法中一个步骤的俯视图。图6 (b)为图6 (a)沿A-A'的剖视图。图7(a)为所述方法中一个步骤的俯视图。图7(b)为图7(a)沿A-A'的剖视图。图8(a)为所述方法中一个步骤的俯视图。图8 (b)为图8 (a)沿A_A'的剖视图。图9(a)为所述方法中一个步骤的俯视图。图9 (b)为图9 (a)沿A-A'的剖视图。图10(a)为所述方法中一个步骤的俯视图。图10(b)为图10(a)沿A-A'的剖视图。图11 (a)为所述方法中一个步骤的俯视图。图11 (b)为图11 (a)沿A-A‘的剖视图。图12(a)为所述方法中一个步骤的俯视图。图12(b)为图12(a)沿A-A'的剖视图。图13(a)为所述方法中一个步骤的俯视图。图13(b)为图13(a)沿A-A'的剖视图。图14(a)为所述方法中一个步骤的俯视图。图14(b)为图14(a)沿A-A'的剖视图。图15(a)为所述方法中一个步骤的俯视图。图15(b)为图15(a)沿A-A'的剖视图。图16(a)为所述方法中一个步骤的俯视图。图16(b)为图16(a)沿A-A'的剖视图。图17(a)为所述方法中一个步骤的俯视图。图17(b)为图17(a)沿A-A'的剖视图。图18(a)为所述方法中一个步骤的俯视图。图18(b)为图18(a)沿A-A'的剖视图。图19(a)为所述方法中一个步骤的俯视图。图19(b)为图19(a)沿A-A'的剖视图。图20(a)为所述方法中一个步骤的俯视图。图20(b)为图20(a)沿A-A'的剖视图。图21 (a)为所述方法中一个步骤的俯视图 。
图21(b)为图21(a)沿A-A'的剖视图。图22(a)为所述方法中一个步骤的俯视图。图22(b)为图22(a)沿A-A'的剖视图。图23(a)为所述方法中一个步骤的俯视图。图23(b)为图23(a)沿A-A'的剖视图。图24(a)为所述方法中一个步骤的俯视图。图24(b)为图24(a)沿A-A'的剖视图。图25(a)为所述方法中一个步骤的俯视图。图25(b)为图25(a)沿A-A'的剖视图。图26(a)为所述方法中一个步骤的俯视图。图26(b)为图26(a)沿A-A'的剖视图。图27(a)为所述方法中一个步骤的俯视图。图27(b)为图27(a)沿A-A'的剖视图。图28(a)为所述方法中一个步骤的俯视图。图28(b)为图28(a)沿A-A'的剖视图。图29(a)为所述方法中一个步骤的俯视图。图29(b)为图29(a)沿A-A'的剖视图。图30(a)为所述方法中一个步骤的俯视图。图30(b)为图30(a)沿A-A'的剖视图。图31(a)为所述方法中一个步骤的俯视图。图31(b)为图31(a)沿A-A'的剖视图。图32(a)为所述方法中一个步骤的俯视图。图32(b)为图32(a)沿A-A'的剖视图。图33(a)为所述方法中一个步骤的俯视图。图33(b)为图33(a)沿A-A'的剖视图。图34(a)为所述方法中一个步骤的俯视图。图34(b)为图34(a)沿A-A'的剖视图。图35(a)为所述方法中一个步骤的俯视图。图35(b)为图35(a)沿A-A'的剖视图。图36(a)为所述方法中一个步骤的俯视图。图36(b)为图36(a)沿A-A'的剖视图。图37(a)为所述方法中一个步骤的俯视图。图37(b)为图37(a)沿A-A'的剖视图。图38(a)为所述方法中一个步骤的俯视图。图38(b)为图38(a)沿A-A'的剖视图。图39(a)为通过所述方法获得的半导体器件的俯视图。图39(b)为图39(a)沿A-A'的剖视图。
图40(a)为通过所述方法获得的半导体器件的俯视图。图40(b)为图40(a)沿A-A'的剖视图。
图41 (a)为通过所述方法获得的半导体器件的俯视图。图41(b)为图41(a)沿A-A'的剖视图。图42为图41 (a)沿B-B'的剖视图。
具体实施方式
图41 (a)为显示依据本发明一实施例通过环绕式栅极晶体管制造方法获得的 NMOS (N-channel metal oxide semiconductor ;N沟道金属氧化物半导体)型环绕式栅极 晶体管的俯视图，图41(b)为图41 (a)沿A-A'的剖视图。下面参照图41 (a)和图41(b)描 述NMOS型环绕式栅极晶体管的结构。第一平面硅层112为第一平面半导体层，形成于硅衬底110上，第一柱状硅层113 为第一柱状半导体层，形成于第一平面硅层112上。源极扩散层200为第二导电类型的第 一半导体层，形成于第一柱状硅层113的下部和平面硅层112的上部(或全部)，漏极扩散 层201为第二导电类型的第二半导体层，形成于柱状硅层113的上部。主体部分309为第一导电类型的半导体层，形成于源极扩散层200与漏极扩散层 201之间，其中，该源极扩散层200形成于第一柱状硅层113的下部和平面硅层112的上部 (或全部)，该漏极扩散层201形成于柱状硅层113的上部。栅极绝缘膜124和栅极电极141 (围绕主体部分309的栅极电极体141a以及自该 栅极电极体141a延伸的栅极配线141b)围绕第一柱状硅层113形成。另外，第一绝缘层303形成于栅极电极141和源极扩散层200之间，由厚度大于栅 极绝缘膜124的氧化膜构成。通过在栅极电极141和源极扩散层200之间形成第一绝缘层 303，即厚度大于栅极绝缘膜124的氧化膜，可降低栅极-源极寄生电容。第二绝缘膜侧壁134，即侧壁状第二绝缘膜，围绕第一柱状硅层113的上侧壁并接 触栅极电极141 (栅极电极体141a)的上表面而形成；而第二绝缘膜侧壁133，即侧壁状第 二绝缘膜，围绕栅极电极141的侧壁而形成。 金属半导体化合物153形成于源极扩散层200的上表面，而金属半导体化合物152 形成于漏极扩散层201的上表面。另外，金属半导体化合物151形成于栅极电极141的上表面。接触174形成于源极扩散层200 (金属半导体化合物153)上，接触173形成于漏 极扩散层201 (金属半导体化合物152)上。另外，接触172形成于栅极配线141b (金属半 导体化合物151)上。图42为图41(a)沿B-B'的剖视图。金属半导体化合物153可用来降低源极区的 电阻。为了在源极扩散层200中形成金属半导体化合物153，图42的结构需满足下列条件 方程式⑴Wa > ffp+ffox+ffg+ffs (1)其中，Wa为第一柱状硅层113的中心轴与源极扩散层200的边缘之间的距离；Wp为第一柱状硅层113的中心轴与侧壁之间的距离；Wox为栅极绝缘膜124的厚度(第一柱状硅层113)；Wg为栅极电极141的宽度(厚度)(栅极电极体141a)；以及Ws为第二绝缘膜侧壁133 (即第二绝缘膜)的宽度(厚度)。
金属半导体化合物151可用于降低栅极区的电阻。为了在栅极电极141中形成金 属半导体化合物151，图42的结构需满足下列条件方程式(2)Wg > Ws (2)其中，Wg为栅极电极141 (栅极电极体141a)的宽度，Ws为第二绝缘膜侧壁134(即 第二绝缘膜)的宽度。满足条件方程式(1)和(2)的结构可形成金属半导体化合物151、152、153，以降低 栅极电极、漏极区和源极区的电阻，而增加导通电流。在源极扩散层200和漏极扩散层201分别连接至接地(GND)电位和电源(Vcc)电位之前提下，通过将0至Vcc的电位施加于栅极电极141，该环绕式栅极晶体管可执行晶体
管操作。在第一柱状硅层113上部形成的扩散层以及在第一柱状硅层113下部和平面硅层 112的上部(或全部)形成的扩散层可分别是源极扩散层和漏极扩散层。参照图1 (a)至图41 (b)，以下将描述依据本发明的一个实施例的环绕式栅极晶体 管制造方法。图1(a)至图41(b)分别显示依据该实施例的方法的各个步骤，其中，图1至 图41中后缀为(a)的图为俯视图，后缀为(b)的图为相应后缀为(a)的图沿A-A'的剖视 图。图1(a)至图41(b)中，相同的元件以相同元件符号或代码定义。下面的描述中，将图 1(a)和图1(b)的组合直至图41 (a)和图41(b)的组合分别称作“图1”至“图41”。请参照图1，在硅衬底110上形成衬垫氧化膜121。请参照图2，在衬垫氧化膜121上形成第一氮化膜130，接着在第一氮化膜130上 形成第一非晶硅或多晶硅膜140。请参照图3，在第一非晶硅或多晶硅膜140上敷设抗蚀层，并通过光刻将第一柱状 层图案转移至该抗蚀层，从而形成对应于该第一柱状层图案的第一抗蚀层301。请参照图4，依序蚀刻第一非晶硅或多晶硅膜140和第一氮化膜130，以形成第一 硬掩膜，接着蚀刻衬垫氧化膜121。请参照图5，移除第一抗蚀层301。请参照图6，利用由第一非晶硅或多晶硅膜140和第一氮化膜130的个别剩余部分 组成的第一硬掩膜干蚀刻硅衬底110，从而形成第一柱状硅层113。在该干蚀刻期间还蚀刻 第一非晶硅或多晶硅膜140。在此情况下，当完全蚀刻第一非晶硅或多晶硅膜140时，可由 干蚀刻器件检测的电浆发射强度(plasma emission intensity)发生改变。因此，干蚀刻 工艺的终止时间可通过检测电浆发射强度的变化来确定，以稳定地控制第一柱状硅层113 的高度尺寸，而与蚀刻速率无关。为利用上述终止时间检测技术，在用以形成第一柱状硅层113的干蚀刻工艺之前 的第一非晶硅或多晶硅膜140的厚度(高度尺寸)须小于第一柱状硅层113的厚度。请参照图7，分别牺牲氧化第一柱状硅层113和硅衬底110的表面以形成牺牲氧化 膜123，从而降低充当沟道区域的第一柱状硅层113的侧壁的不规则性，并移除第一柱状硅 层113和硅衬底110上具有干蚀刻工艺中注入的碳以及其他原子的表面部分(即硅表面)。请参照图8，在图7的结构上敷设抗蚀层，并通过光刻将第一平面硅层图案转移至 该抗蚀层，从而形成对应于该第一平面硅层图案的第二抗蚀层150。上述通过牺牲氧化作用 形成于第一柱状硅层113和硅衬底110上的牺牲氧化膜123可保护硅表面不受污染，例如不会被随后的干蚀刻工艺中产生的副产品污染。请参照图9，干蚀刻硅衬底110以形成第一平面硅层112。请参照图10，移除第二抗蚀层150。 请参照图11，在图10的结构上沉积填充氧化膜120，并将其平坦化以使其表面与 第一氮化膜130的上表面齐平。请参照图12，蚀刻填充氧化膜120以暴露第一平面硅层112的上部表面。请参照图13，在第一柱状硅层113的侧壁上形成偏移间隔物(offsetspacer) 307， 以在源极注入(source implant)中保护该第一柱状硅层。请参照图14，在第一平面硅层 112中注入杂质例如砷(As)或磷(P)，以在第一柱状硅层113的下部和第一平面硅层112 的上部(或全部)形成源极扩散层200，该源极扩散层200为第二导电类型的硅层。此步骤中，形成于第一柱状硅层113上方的第一氮化膜130阻止杂质注入第一柱 状硅层113的上部。用于在第一平面硅层112的上部(或全部)形成源极扩散层200而进 行的杂质注入和用于在第一柱状硅层113的上部形成漏极扩散层201而进行的杂质注入为 彼此独立执行，以方便各杂质注入条件的最佳化，从而限制短沟道效应，减少漏电流。请参照图15，蚀刻偏移间隔物307。请参照图16，在图15的结构上沉积第一绝缘膜材料303，例如氧化膜。更具体地 说，围绕第一柱状硅层113的下侧壁以及在源极扩散层200上方和第一柱状硅层113上方 形成的第一绝缘膜材料303的厚度较厚，而围绕第一柱状硅层113的中间侧壁/上侧壁形 成的第一绝缘膜材料303的厚度较薄。请参照图17，蚀刻围绕第一柱状硅层113的中间侧壁/上侧壁的第一绝缘膜材料 303。优选地，此蚀刻工艺为等向性蚀刻(isotropic etching)工艺。如前面所述，围绕第 一柱状硅层113的下侧壁以及在源极扩散层200上方和第一柱状硅层113上方形成的第 一绝缘膜材料303的厚度较厚，而围绕第一柱状硅层113的中间侧壁/上侧壁形成的第一 绝缘膜材料303的厚度较薄。因此，即使在蚀刻工艺之后，仍会留下部分围绕第一柱状硅 层113的下侧壁以及位于源极扩散层200上方和第一柱状硅层113上方的第一绝缘膜材料 303 (将第一柱状硅层113上方存留的第一绝缘膜材料303部分称作“绝缘膜306”)。所保 留的围绕第一柱状硅层113的下侧壁以及位于源极扩散层200上方的第一绝缘膜材料303 的厚度大于后续形成于源极扩散层200和栅极电极141之间的栅极绝缘膜124的厚度。此 第一绝缘膜材料303可降低在源极扩散层200与随后形成的栅极电极141之间的寄生电 容。可通过在图15的结构上沉积绝缘膜并平坦化该绝缘膜，使其与第一氮化膜130的 上表面齐平并蚀刻该绝缘膜，从而形成位于第一平面硅层112 (源极扩散层200)和后续形 成的栅极电极141之间的第一绝缘膜303。请参照图18，在衬垫氧化膜121的侧壁和第一柱状硅层113的中间侧壁/上侧壁 上形成栅极绝缘膜124，例如氧化膜或氮氧化硅膜。请参照图19，形成第二非晶硅或多晶硅 膜141，使第一柱状硅层113嵌入其中，该第二非晶硅或多晶硅膜141为栅极导电膜。请参照图20，通过化学机械研磨(chemical mechanical polishing ；CMP)工艺研 磨第二非晶硅或多晶硅膜141，使其具有与第一氮化膜130的上表面齐平的平坦上表面。在 该化学机械研磨工艺中，可利用第一氮化膜130，即第一硬掩膜，作为化学机械研磨终止层，以提升可重现性(r印roducibility)控制研磨量。 请参照图21，回蚀(etch back)第二非晶硅或多晶硅膜141，即栅极导电膜，以确 定栅极长度。请参照图22，在图21的结构上沉积第一氧化膜125，并在第一氧化膜125上沉积 第二氮化膜131。第一氧化膜125将保护随后形成的栅极电极141的上表面不受后续步骤 中执行的湿蚀刻或干蚀刻工艺的影响，以抑制栅极长度的变化并防止栅极绝缘膜124受随 后形成的栅极电极141的上表面的影响而损坏。请参照图23，回蚀第二氮化膜131以形成第三绝缘膜侧壁。在此工艺中，还蚀刻第 一氧化膜125。该第三绝缘膜侧壁的厚度将决定随后形成的栅极电极体141a的厚度。因此， 可通过调整第二氮化膜131的厚度和回蚀工艺的条件而使随后形成的栅极电极主体141a 获得期望的厚度。请参照图24，在第二非晶硅或多晶硅膜141，即栅极导电膜中注入杂质，例如磷 ⑵。请参照图25，在图24的结构上敷设底部抗反射涂层(bottomanti-refIective coating ；BARC) 161。接着，在底部抗反射涂层161上敷设抗蚀层，并通过光刻将栅极配线图 案转移至该抗蚀层，从而形成对应于该栅极配线图案的第三抗蚀层160。请参照图26，利用第三抗蚀层160作为掩膜来蚀刻底部抗反射抗蚀层161以及第 二非晶硅或多晶硅膜141 (即栅极导电膜)，从而形成由栅极电极体141a和栅极配线141b 组成的栅极电极141。请参照图27，通过干蚀刻或湿蚀刻工艺而部分移除第一绝缘层303，以暴露源极 扩散层200。请参照图28，移除第三抗蚀层160和底部抗反射涂层161，在栅极电极141和源极 扩散层的暴露表面上形成第四氧化层305，以在随后移除第一氮化膜130和第二氮化膜131 的工艺中保护栅极电极141。请参照图29，通过干蚀刻或湿蚀刻工艺移除第一柱状硅层113上方的第一氮化膜 130和围绕第一柱状硅层113的第二氮化膜131。请参照图30，移除衬垫氧化膜121、第一氧化膜125和第四氧化层305。请参照图31，在图30的结构上形成第三氮化膜132。请参照图32，回蚀第三氮化膜132，以分别暴露出源极扩散层200和第一柱状硅层 113的上表面，并围绕栅极电极141的侧壁和第一柱状硅层113的上侧壁分别形成第二绝缘 膜侧壁133和第二绝缘膜侧壁134，即侧壁状第二绝缘膜。第二绝缘膜侧壁133、134隔离栅 极电极141与源极扩散层200以及后续形成于第一柱状硅层113上部的漏极扩散层201，以 防止栅极电极141与源极扩散层200以及漏极扩散层201之间由于后面将提到的金属半导 体化合物而发生短路。此外，覆盖第一柱状硅层113的上侧壁的第二绝缘膜侧壁134可避 免后续步骤中在第一柱状硅层113的上侧壁形成金属半导体化合物。请参照图33，通过包含杂质注入工艺的杂质引入工艺而将磷(P)或砷(As)等杂质 引入第一柱状硅层113的上部，从而在第一柱状硅层113的上部形成漏极扩散层201。位于 源极扩散层200和漏极扩散层201之间的部分第一柱状硅层113形成为主体部分309，其为 第一导电类型的半导体层。
请参照图34，通过溅镀工艺在源极扩散层200和栅极电极141的暴露表面上以及 漏极扩散层201的上表面上分别形成第一金属膜，例如镍(Ni)膜或钴(Co)膜。接着，热 处理该第一金属膜，并移除未反应的部分，从而在栅极电极141、漏极扩散层201和源极扩 散层200上分别形成金属半导体化合物151、金属半导体化合物152和金属半导体化合物 153。在围绕第一柱状硅层113的栅极电极141上形成的金属半导体化合物151可降低 栅极电极141的电阻。只要栅极电极141的宽度Wg和第二绝缘膜侧壁134的宽度Ws满足 条件Wg > Ws,并且栅极电极141的上表面暴露，就可在栅极电极141上形成金属半导体化 合物151。请参照图 35，在图34的结构上形成接触终止层135，例如氮化层。请参照图36，在图35的结构上形成层间绝缘膜126，即第三氧化膜，然后通过化学 机械研磨工艺将其平坦化。请参照图37，通过蚀刻工艺在第一柱状硅层113上部的漏极扩散层201的上侧位 置处的层间绝缘膜126中形成接触孔。接触孔的蚀刻工艺由接触终止层135终止。请参照图38，通过蚀刻工艺在栅极配线141b和源极扩散层200的上侧位置处的层 间绝缘膜126中形成两个接触孔。各接触孔的蚀刻工艺由接触终止层135终止。请参照图39，蚀刻对应于各接触孔的接触终止层135的部分。请参照图40，在各接触孔的内周表面上形成阻挡金属膜171，例如钽(Ta)膜或氮 化钽(TaN)膜。接着，通过溅镀或电镀工艺在阻挡金属层171上形成金属膜，例如铜(Cu) 膜，并经过化学机械研磨工艺形成三个分别对应于栅极配线141b、漏极扩散层201和源极 扩散层200的接触部(接触栓塞)172、173、174。阻挡金属膜171可采用钛(Ti)膜或氮化 钛(TiN)膜，也可使用钨(W)膜，另外还可使用含铜合金膜。请参照图41，在图40的结构上形成阻挡金属膜175，例如钽(Ta)膜或氮化钽 (TaN)膜。接着，在阻挡金属膜175上形成金属膜176。然后，光刻阻挡金属膜175和金属 膜176，从而形成三个分别对应于接触部172、173、174的第一层配线177、178、179。阻挡金 属膜175可采用钛(Ti)膜或氮化钛(TiN)膜，也可使用钨(W)膜。
权利要求
一种半导体器件的制造方法，其特征在于，包括如下步骤在衬底上形成第一柱状半导体层，并在位于该第一柱状半导体层下面的该衬底的上部形成第一平面半导体层；在该第一柱状半导体层的下部以及该第一平面半导体层的全部或上部形成第二导电类型的第一半导体层；围绕该第一柱状半导体层的下侧壁以及在该第一平面半导体层上方形成第一绝缘膜；围绕该第一柱状半导体层形成栅极绝缘膜和栅极电极；形成侧壁状第二绝缘膜，其围绕该第一柱状半导体层的上侧壁并接触该栅极电极的上表面，以及围绕该栅极电极和该第一绝缘膜的侧壁；在该第一柱状半导体层的上部形成该第二导电类型的第二半导体层，并在该第二导电类型的该第一半导体层和该第二导电类型的该第二半导体层之间形成第一导电类型的半导体层；以及在该第二导电类型的该第一半导体层的上表面以及该第二导电类型的该第二半导体层的上表面分别形成金属半导体化合物，其中，该第一绝缘膜的厚度大于围绕该第一柱状半导体层形成的该栅极绝缘膜的厚度。
2.如权利要求1所述的方法，其特征在于，该第一柱状半导体层的中心轴与该第一柱 状半导体层的边缘之间的长度大于该第一柱状半导体层的该中心轴与该第一柱状半导体 层的侧壁之间的长度、该栅极绝缘膜的厚度、该栅极电极的厚度以及围绕该栅极电极和该 第一绝缘膜的该侧壁形成的该侧壁状第二绝缘膜的厚度的总和。
3.如权利要求1所述的方法，其特征在于，该栅极电极的厚度大于围绕该第一柱状半 导体层的上侧壁并接触该栅极电极的上表面而形成的该侧壁状第二绝缘膜的厚度。
4.如权利要求1所述的方法，其特征在于 该第一平面半导体层为第一平面硅层；该第一柱状半导体层为第一柱状硅层；该第一导电类型的该半导体层为该第一导电类型的硅层；该第二导电类型的该第一半导体层为该第二导电类型的第一硅层；以及该第二导电类型的该第二半导体层为该第二导电类型的第二硅层。
5.如权利要求4所述的方法，其特征在于该第一导电类型的该半导体层为P型硅层或非掺杂硅层； 该第二导电类型的该第一半导体层为η型硅层；以及 该第二导电类型的该第二半导体层为η型硅层。
6.如权利要求4所述的方法，其特征在于该第一导电类型的该半导体层为η型硅层或非掺杂硅层； 该第二导电类型的该第一半导体层为P型硅层；以及 该第二导电类型的该第二半导体层为P型硅层。
7.如权利要求4所述的方法，其特征在于，包括如下步骤 在该衬底上形成衬垫氧化膜；在该衬垫氧化膜上形成第一氮化膜，以在形成该第一柱状硅层时用作为掩膜；在该第一氮化膜上形成第一非晶硅或多晶硅膜；在该第一非晶硅或多晶硅膜上敷设抗蚀层，并通过光刻将第一柱状层图案转移至该抗 蚀层，从而形成对应于该第一柱状层图案的第一抗蚀层；以及依序蚀刻该第一非晶硅或多晶硅膜和该第一氮化膜，以形成第一硬掩膜。
8.如权利要求7所述的方法，其特征在于，包括通过利用该第一硬掩膜的干蚀刻工艺 形成该第一柱状硅层的步骤。
9.如权利要求8所述的方法，其特征在于，在该干蚀刻期间，完全地蚀刻用作为该第一 硬掩膜的该第一非晶硅或多晶硅膜以使电浆发射强度发生改变，其中，该电浆发射强度可 由干蚀刻器件检测，且其中形成该第一柱状硅层的步骤包括检测该电浆发射强度的变化， 并基于该检测结果决定该干蚀刻工艺的终止时间，以控制该第一柱状硅层的高度尺寸。
10.如权利要求9所述的方法，其特征在于，在该干蚀刻工艺之前的该第一非晶硅或多 晶硅膜的高度尺寸小于该第一柱状硅层的高度尺寸。
11.如权利要求4所述的方法，包括牺牲氧化位于该衬底上的该第一柱状硅层的表面， 以降低充当沟道区的该第一柱状硅层的侧壁的不规则性，同时移除该第一柱状硅层中具有 该干蚀刻工艺中注入的碳原子的表面部分，并保护该第一柱状硅层不受包括后续干蚀刻工 艺中产生的副产物在内的污染。
12.如权利要求4所述的方法，其特征在于，包括如下步骤在具有该第一柱状硅层的该衬底上敷设抗蚀层，并通过光刻将第一平面硅层图案转移 至该抗蚀层，从而形成对应于该第一平面硅层图案的第二抗蚀层；以及蚀刻该衬底以形成该第一平面硅层，并移除该第二抗蚀层。
13.如权利要求4所述的方法，其特征在于，包括如下步骤在该第一平面硅层和具有该第一柱状硅层的衬底上沉积填充氧化膜；平坦化该填充氧化膜；以及蚀刻该填充氧化膜，以暴露该第一平面硅层的上部的表面。
14.如权利要求4所述的方法，其特征在于，包括在该第一柱状硅层的该侧壁上形成偏 移间隔物的步骤。
15.如权利要求4所述的方法，其特征在于，通过包含杂质注入工艺的杂质引入工艺， 在该第一平面硅层中引入该第二导电类型的杂质，其中，该第一平面硅层含有具有偏移间 隔物的该第一柱状硅层，从而在该第一柱状硅层的下部和该第一平面硅层的全部或上部形 成该第二导电类型的该第一硅层，接着蚀刻该偏移间隔物。
16.如权利要求4所述的方法，其特征在于，该第二导电类型的该第一硅层形成于该第 一柱状硅层的下部，而该第一柱状硅层的上部未注入任何杂质。
17.如权利要求4所述的方法，其特征在于，包括如下步骤在形成于该第一平面硅层的该第一柱状硅层的上方以及围绕该第一柱状硅层沉积第 一绝缘膜材料，以使沉积在该第一柱状硅层的上方以及围绕该第一柱状硅层的下侧壁所沉 积的该第一绝缘膜材料的厚度大于围绕该第一柱状硅层的中间侧壁/上侧壁所沉积的该 第一绝缘膜材料的厚度；以及蚀刻围绕该第一柱状硅层的该中间侧壁/上侧壁的该第一绝缘膜材料，以在该第一柱状硅层上方以及围绕该第一柱状硅层的该下侧壁形成该第一绝缘膜，以使该第一绝缘膜的 厚度大于后续围绕该第一柱状硅层形成的该栅极绝缘膜的厚度。
18.如权利要求4所述的方法，其特征在于，在形成于该第一平面硅层上的该第一柱状 硅层的侧壁上形成该栅极绝缘膜，其中，该第一柱状硅层具有由氮化膜构成的第一硬掩膜， 该方法包括如下步骤在形成该栅极绝缘膜的步骤所获得的在制结构上形成第二非晶硅或多晶硅膜作为栅 极电极材料，使该第一柱状硅层嵌入在内；以及通过化学机械研磨工艺研磨该第二非晶硅或多晶硅膜，使其具有平坦的上表面，其中， 作为该第一硬掩膜的该氮化膜用作为化学机械研磨工艺的终止层，从而以经提升的重现性 控制研磨量。
19.如权利要求18所述的方法，其特征在于，包括如下步骤回蚀作为该栅极电极材料的该第二非晶硅或多晶硅膜，使该栅极电极形成所期望的栅 极长度；以及在回蚀该第二非晶硅或多晶硅膜的步骤所获得的在制结构上沉积第一氧化膜，由此， 该第一氧化膜可保护该栅极电极的上表面不受后续步骤执行的湿蚀刻或干蚀刻工艺的影 响，以抑制该栅极长度的变化或参差不齐并防止该栅极绝缘膜受该栅极电极的上表面的影 响而损坏。
20.如权利要求19所述的方法，其特征在于，包括如下步骤在该第一氧化膜上形成第二氮化膜；回蚀该第二氮化膜以形成第三绝缘膜侧壁，并蚀刻该第一氧化膜；在回蚀该第二氮化膜步骤所获得的在制结构上敷设底部抗反射涂层，在该底部抗反射 涂层上敷设抗蚀层，并通过光刻将栅极配线图案转移至该抗蚀层，从而形成对应于该栅极 配线图案的第三抗蚀层；将该第三抗蚀层作为掩膜，蚀刻该底部抗反射涂层以及作为该栅极电极材料的该第二 非晶硅或多晶硅膜，以形成栅极电极体和栅极配线，该栅极电极体和该栅极配线组成该栅 极电极；通过干蚀刻或湿蚀刻而部分移除该第一绝缘膜，以暴露位于该第一柱状硅层下面的该 第二导电类型的该第一硅层的表面；移除该抗蚀层和该底部抗反射涂层；在该栅极电极的暴露表面以及位于该第一柱状硅层下面的该第二导电类型的该第一 硅层的表面上形成第四氧化层；通过蚀刻工艺移除位于该第一柱状硅层上方的该第一氮化膜以及围绕该第一柱状硅 层的该第二氮化膜；以及移除该衬垫氧化膜、该第一氧化膜和该第四氧化层。
21.如权利要求4所述的方法，其特征在于，包括如下步骤在形成于该第一平面硅层上的该第一柱状硅层上以及围绕该第一柱状硅层的该栅极 电极上形成第三氮化膜，回蚀该第三氮化膜以分别暴露位于该第一柱状硅层下面的该第二 导电类型的该第一硅层的上表面以及该第一柱状硅层的上部的上表面，并形成第二绝缘膜 侧壁做为该侧壁状第二绝缘膜，以围绕该第一柱状硅层的上侧壁并接触该栅极电极的上表面，以及围绕该栅极电极的侧壁；通过包含杂质注入工艺的杂质引入工艺，在该第一柱状硅层的上部引入该第二导电类 型的杂质，从而在该第一柱状硅层的上部形成该第二导电类型的该第二硅层，并在该第二 导电类型的该第一硅层与该第二导电类型的该第二硅层之间形成该第一导电类型的该硅 层；以及通过溅镀工艺在该第二导电类型的该第一硅层和该栅极电极的暴露表面上以及该第 二导电类型的该第二硅层的上表面分别形成第一金属膜，例如镍膜或钴膜，并对该第一金 属膜进行热处理，移除经该热处理的膜上未反应的部分，从而在该第二导电类型的该第一 硅层和该第二导电类型的该第二硅层上分别形成金属半导体化合物。
22.如权利要求4所述的方法，其特征在于，包括如下步骤在形成于该第一平面硅层上的该第一柱状硅层上以及围绕该第一柱状硅层的该栅极 电极上形成如氮化膜的接触终止层；在该接触终止层上形成第三氧化膜作为层间绝缘膜，并通过化学机械研磨工艺平坦化该第三氧化膜；通过蚀刻工艺在形成于该第一柱状硅层上部的该第二导电类型的该第二硅层的上侧 位置处的该第三氧化膜上形成接触孔；通过蚀刻工艺在形成于该第一柱状硅层下面的该第一平面硅层的全部或上部的该第 二导电类型的该第一硅层的上侧位置以及该栅极电极的上侧位置处的该第三氧化膜上分 别形成接触孔；以及蚀刻对应于该个别的接触孔的该接触终止层的部分。
23.一种半导体器件，其特征在于，包括 第一平面半导体层，形成于衬底上；第一柱状半导体层，形成于该第一平面半导体层上；第二导电类型的第一半导体层，形成于该第一柱状半导体层的下部以及该第一平面半 导体层的全部或上部；该第二导电类型的第二半导体层，形成于该第一柱状半导体层的上部； 第一导电类型的半导体层，形成于该第一柱状半导体层的下部上所形成的该第二导电 类型的该第一半导体层与该第一柱状半导体层的上部上所形成的该第二导电类型的该第 二半导体层之间；栅极绝缘膜和栅极电极，围绕该第一柱状半导体层形成； 第一绝缘膜，形成于该栅极电极和该第一平面半导体层之间； 侧壁状第二绝缘膜，形成为围绕该第一柱状半导体层的上侧壁并接触该栅极电极的上 表面，以及围绕该栅极电极和该第一绝缘膜的侧壁；以及金属半导体化合物，分别形成于该第一平面半导体层的全部或上部上所形成的该第二 导电类型的该第一半导体层的上表面以及该第一柱状半导体层的上部上所形成的该第二 导电类型的该第二半导体层的上表面，其中，形成于该栅极电极和该第一平面半导体层之间的该第一绝缘膜的厚度大于围绕 该第一柱状半导体层而形成的该栅极绝缘膜的厚度。
24.一种半导体器件，其特征在于，包括第一平面半导体层，形成于衬底上； 第一柱状半导体层，形成于该第一平面半导体层上；第二导电类型的第一半导体层，形成于该第一柱状半导体层的下部以及该第一平面半 导体层的全部或上部；该第二导电类型的第二半导体层，形成于该第一柱状半导体层的上部； 第一导电类型的半导体层，形成于该第一柱状半导体层的下部上所形成的该第二导电 类型的该第一半导体层与该第一柱状半导体层的上部上所形成的该第二导电类型的该第 二半导体层之间；栅极绝缘膜和栅极电极，围绕该第一柱状半导体层形成； 第一绝缘膜，形成于该栅极电极和该第一平面半导体层之间； 侧壁状第二绝缘膜，形成为围绕该第一柱状半导体层的上侧壁并接触该栅极电极的上 表面，以及围绕该栅极电极和该第一绝缘膜的侧壁；以及金属半导体化合物，分别形成于该第一平面半导体层的全部或上部上所形成的该第二 导电类型的该第一半导体层的上表面以及该第一柱状半导体层的上部上所形成的该第二 导电类型的该第二半导体层的上表面，其中，形成于该栅极电极和该第一平面半导体层之间的该第一绝缘膜的厚度大于围绕 该第一柱状半导体层而形成的该栅极绝缘膜的厚度；以及该第一柱状半导体层的中心轴与该第一柱状半导体层的边缘之间的长度大于该第一 柱状半导体层的该中心轴与该第一柱状半导体层的侧壁之间的长度、该栅极绝缘膜的厚 度、该栅极电极的厚度以及围绕该栅极电极和该第一绝缘膜的该侧壁形成的该侧壁状第二 绝缘膜的厚度的总和。
25. 一种半导体器件，其特征在于，包括 第一平面半导体层，形成于衬底上； 第一柱状半导体层，形成于该第一平面半导体层上；第二导电类型的第一半导体层，形成于该第一柱状半导体层的下部以及该第一平面半 导体层的全部或上部；该第二导电类型的第二半导体层，形成于该第一柱状半导体层的上部； 第一导电类型的半导体层，形成于该第一柱状半导体层的下部上所形成的该第二导电 类型的该第一半导体层和该第一柱状半导体层的上部上所形成的该第二导电类型的该第 二半导体层之间；栅极绝缘膜和栅极电极，围绕该第一柱状半导体层形成； 第一绝缘膜，形成于该栅极电极和该第一平面半导体层之间； 侧壁状第二绝缘膜，形成为围绕该第一柱状半导体层的上侧壁并接触该栅极电极的上 表面，以及围绕该栅极电极的侧壁；以及金属半导体化合物，分别形成于该第一平面半导体层的全部或上部上所形成的该第二 导电类型的该第一半导体层的上表面以及该第一柱状半导体层的上部上所形成的该第二 导电类型的该第二半导体层的上表面，其中，形成于该栅极电极和该第一平面半导体层之间的该第一绝缘膜的厚度大于围绕 该第一柱状半导体层而形成的该栅极绝缘膜的厚度；以及该栅极电极的厚度大于形成为围绕该第一柱状半导体层的上侧壁并接触该栅极电极 的上表面的该侧壁状第二绝缘膜的厚度。
全文摘要
本发明为一种半导体器件及制造方法，该方法包括在衬底上形成第一柱状半导体层，并在位于该第一柱状半导体层下面的衬底上部形成第一平面半导体层；在该第一柱状半导体层的下部以及第一平面半导体层的全部或上部形成第一半导体层；围绕第一柱状半导体层的下侧壁以及在第一平面半导体层上方形成第一绝缘膜；围绕该第一柱状半导体层形成栅极绝缘膜和栅极电极；形成侧壁状第二绝缘膜，其围绕第一柱状半导体层的上侧壁并接触栅极电极的上表面，以及围绕栅极电极的侧壁；在第一柱状半导体层的上部形成第二半导体层，并在第一半导体层和第二半导体层之间形成半导体层；以及在第一半导体层的上表面以及第二半导体层的上表面分别形成金属半导体化合物。
文档编号H01L21/336GK101866857SQ20101016731
公开日2010年10月20日 申请日期2010年4月20日 优先权日2009年4月20日
发明者中村广记, 工藤智彦, 布德哈拉久·卡维沙·戴维, 新井绅太郎, 星拿伐布, 沈南胜, 沙样珊·陆格玛尼·戴维, 舛冈富士雄 申请人:日本优尼山帝斯电子株式会社