专利名称：一种制作半导体器件结构的方法
技术领域：
本发明涉及半导体制造工艺，特别涉及半导体器件结构和制作该半导体器件结构的方法。
背景技术：
近年来，金属硅化物已被广泛应用在半导体工业上，其在VLSI (超大规模集成电路)/ ULSI (甚大规模集成电路)器件技术中起着非常重要的作用，被广泛地用于源/漏极和硅栅极与金属之间的接触。金属硅化物的制备通常采用快速热处理工艺。快速热退火已经被证明在减少硅化物形成中的总热预算方面优于传统的加热炉技术。对于45纳米及其以下技术节点的半导体制程，镍硅化物正成为接触应用上的选择材料。镍硅间的固态反应近年已得到相当广泛的研究。近期的IEDM年会发表的一些文献，特别强调镍硅化物在缩小组件几何尺寸、信道应变硅、复晶硅-锗应用以及双金属栅极技术发展应用上的贡献。相对钛钴硅化物而言，镍硅化物具有一系列独特的优势，所以有可能在未来用来取代钛钴硅化物。镍硅化物不仅具有窄线宽、低电阻的优点，其消耗硅的量也很低，同时镍硅化物也具有较低的肖特基能障(电洞)。镍硅化物仍然沿用之前硅化物类似的两步退火工艺，但是退火温度有了明显降低 600°C),这样就大大减少对器件已形成的超浅结的破坏。从扩散动力学的角度来说，较短的退火时间可以有效地抑制离子扩散。因此，尖峰退火越来越被用于镍硅化物的第一次退火过程。该退火只有升降温过程而没有保温过程，能大大限制已掺杂离子在硅化物形成过程中的扩散。另外，镍硅化物的形成过程对源/漏极硅的消耗较少，而靠近表面的硅刚好是掺杂浓度最大的区域，因而对于降低整体的接触电阻十分有利。镍硅化物的反应过程是通过镍原子的扩散完成，因此不会有源漏和栅极之间的短路。同时镍硅化物形成时产生的应力最小。当元件尺寸缩小时，其接触电阻并不会随着线宽下降而上升，这使得镍硅化物在未来元件上的应用性大增。虽然镍硅化物对比钛钴硅化物具有很多优点，例如，镍硅化物具有较低的生成温度，亦不像二硅化钛有相转换的问题，故可以使用快速热退火在低温下 (约400°C )来生成镍硅化物，但是它对制程的控制和整合也提出了更高的要求。镍硅化物随着温度的升高具有不同的化学组成。低温时首先形成的是高阻Ni2Si, 随着温度的升高，低阻的NiSi开始出现。从热力学的观点来说，NiSi在硅基材上属于不稳定的介稳相，即NiSi相在高温下不稳定，当退火温度高于700°C左右时会因为团聚和相变转成稳定的NiSi2，但是由于NiSi2具有高电阻，所以并不适用在制程上。因此对随后的后端工艺中各个步骤的最高温度产生了限制。图1所示为一个传统的硅化工艺流程。在步骤101中，形成晶体管之后，需要进行预清洗，清除表面的自建氧化层。在步骤102中，沉积镍层之后与金属钼进行合金化，通常再覆盖一层TiN来防止氧化。在步骤103中，采用30-60秒的低温退火(约300°C)将Ni/NiPt扩散到源、漏和栅极。这一步退火通常称为RTA-1。在这一步骤中会形成含镍丰富的硅化物层，包含以Ni2Si为主的多种相， 需要形成均勻的硅化物，并在硅中扩散到合适的深度。在步骤104中，在RTA-I之后，第二次退火之前，通过选择性刻蚀，清除表面多余的Ni (Pt)。在步骤105中，进行第二次退火， Ni2Si会发生相变形成低阻态的NiSi，其厚度为原始Ni (Pt)层的2. 2倍左右。第二次退火被称为RTA-2，一直都在较低的温度(约400°C )下进行。该温度恰好可以使Ni2Si转化为 NiSi，而又避免了发生团聚或相变为不想要的NiSi2,该相的导电性能低于NiSi。在上述传统的硅化工艺流程中，要获得很薄的NiSi层面临着多种困难。首先需要在非常平整的界面上进行扩散才能得到很薄的扩散层。由于MSi的接触电阻随着层厚的降低而增加，因此需要界面的粗糙度尽量低地来降低总体电阻。形成了 NiSi层之后，晶体管内已经活化的掺杂像被“推到”了一边并失去活性，这会增加总的串联电阻。两次传统退火都无法提供足够的能量以活化这些被推在一起的掺杂元素。实际上，相变退火的温度甚至是某些其他掺杂元素开始失去活性的温度，这进一步增大了串联电阻。残留的注入损伤可能会成为MSi表面粗糙度的一个来源，并会发展成伸出的管状缺陷。如果允许这样的缺陷自由发展，可能会带来严重的漏电和可靠性问题。典型的 RTP-2退火可能会促进管状缺陷的形成。为了避免发生团聚现象，NiSi的工艺温度被限定在450°C以下，但这样的退火无法给掺杂提供足够的活化能量。镍硅化物整合的另一个挑战是接触面漏电流的增大。随着器件的不断等比例微缩，各种晶体管元件的距离和尺寸都越来越小，这为降低漏电流带来了很多集成方面的挑战。在制造工艺的热处理工序中，由于镍原子比较活跃，并低温下不稳定，会转变为高电原子，容易发生过度扩散进入器件深处，即，镍原子会从镍硅化物向硅衬底中扩散。严重影响器件性能并降低产品良率。金属原子发生结合后会产生泄漏电流，S卩，接近晶体管的沟道则会增加漏电的可能性，因此难以提高半导体元件的性能。其次，镍硅化物接触层特别关键，由于接触区域与源/漏扩展层之间距离太短，增加了管状缺陷延伸并进入沟道的几率，如图2所示，很容易在镍硅化物和硅衬底之间形成针状缺陷201，从而造成器件漏电，结果会形成漏电通道并妨碍成品率。因此，需要一种方法，阻止镍扩散进入栅极氧化物，规整镍硅化物与硅接口间的形貌，有效减少镍离子从镍硅化物向硅衬底中扩散，即凸起的问题，改善产生泄漏电流的问题，提高半导体晶片的良品率。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式
部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了提高半导体器件的整体性能及良品率，防止在热处理工序中镍原子会从镍硅化物向硅衬底中扩散，本发明的方法中，注入氩离子或氙离子来增强硅化镍的热稳定性，能大大降低热处理工序中镍原子的扩散，从而就能在硅化物形成过程中完全防止硅和镍的结合。由于在离子注入中能够直接使用现有的半导体制造设备，因此几乎不需追加任何成本。在本发明中，改进型的方法包括下列步骤
a)在半导体器件的表面进行第一次离子注入；
b)对所述第一次离子注入的区域进行预清洗；
c)对所述预清洗的区域进行金属沉积；
d)对所述半导体器件进行第一次退火；
e)对所述金属沉积的区域进行选择性刻蚀以去除所述金属沉积的区域的表面多余的 ^riM
f)在所述选择性刻蚀的区域进行第二次离子注入；
g)对所述半导体器件进行第二次退火。进一步地，所述金属沉积包括沉积镍层。进一步地，所述金属沉积还包括在所述金属沉积的区域的表面覆盖一层氮化钛。进一步地，所述第一次离子注入注入氩离子或氙离子或上述两者的任一组合。进一步地，所述第二次离子注入注入氩离子或氙离子或上述两者的任一组合。进一步地，所述第一次离子注入的能量为500eV到50keV。进一步地，所述第一次离子注入的剂量为5*1012 cm—2到cnT2。进一步地，所述第二次离子注入的能量为500eV到50keV。进一步地，所述第二次离子注入的剂量为5*1012 cm—2到cnT2。根据本发明的方法，能够有效地阻止镍扩散进入栅极氧化物，规整镍硅化物与硅接口间的形貌，改善产生泄漏电流的问题，提高半导体晶片的良品率。
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1示出了传统的硅化工艺流程； 图2示出了经过传统的硅化工艺流程后晶体管的剖面图； 图3示出了根据本发明一个实施方式制作出的方法流程图4A至图4G所示为根据本发明一个实施方式的制作半导体器件结构的剖面结构示意
图5A至图5G所示为根据本发明又一个实施方式的制作半导体器件结构的剖面结构示意图。
具体实施例方式在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。需要注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括” 时，其指明存在所述特征、整体、步骤、操作、器件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、器件、组件和/或它们的组合。为了便于描述，在这里可以使用空间相对术语，如“在……之下”、“在……之上”、 “下面的”、“在……上方”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描绘的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或特征下方”或“在其他器件或特征之下”的器件之后将被定位为“在其他器件或特征上方”或“在其他器件或特征之上”。因而，示例性术语“在……下方”可以包括“在…… 上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述符做出相应解释。现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何防止在热处理工序中镍原子会从镍硅化物向硅衬底中扩散的。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。如图3所示，为根据本发明一个实施方式的制作半导体器件结构的方法流程图。在步骤301中，在半导体器件的表面进行第一次离子注入，注入氩离子或氙离子或上述两者的任一组合。在优选的情况下，所述离子注入的能量为500eV到50keV，所述离子注入的剂量为 5*1012 CnT2 至Ij 1*1018 cnT2。在步骤302中，在第一次离子注入后，对所述第一次离子注入的区域进行预清洗， 清除表面的自建氧化层。在步骤303中，对所述预清洗的区域进行金属沉积。作为示例，在所述预清洗的区域沉积镍层，最后再覆盖一层氮化钛来防止氧化。在步骤304中，对所述半导体器件进行第一次退火。采用30-60秒的低温退火(约 3000C )将Ni/TiN扩散到所述半导体器件中。在第一次退火步骤中会形成含镍丰富的硅化物层，包含以Ni2Si为主的多种相，需要形成均勻的硅化物，并在硅中扩散到合适的深度。在步骤305中，对所述金属沉积的区域进行选择性刻蚀以去除所述金属沉积的区域的表面多余的金属。在第一次退火之后，第二次退火之前，对所述金属沉积的区域通过选择性刻蚀，清除表面多余的附。在步骤306中，在第二次退火之前，在所述选择性刻蚀的区域进行第二次离子注入。注入氩离子或氙离子或上述两者的任一组合。在优选的情况下，所述离子注入的能量为500eV到50keV，所述离子注入的剂量为 5*1012 CnT2 至Ij 1*1018 cnT2。在步骤307中，对所述半导体器件进行第二次退火。Ni2Si会发生相变形成低阻态的NiSi，其厚度为原始Ni层的2. 2倍左右。第二次退火一直都在较低的温度(约400°C)下进行。该温度恰好可以使Ni2Si转化为NiSi，而又避免了发生团聚或相变为不想要的NiSi2, NiSi2的导电性能低于NiSi。图4A至图4G所示为根据本发明一个实施方式的制作半导体器件结构的剖面结构示意图。首先，如图4A所示，提供前端器件层结构。在通常情况下，前端器件层结构包括前序工艺中所形成的器件结构层。作为示例，前端器件层结构包括衬底401，所述衬底401至少具有在其上形成并被浅沟槽402隔离的第一器件403和与第一器件403极性相反的第二器件404。其中，所述第一器件403的表面依次形成有第一栅氧化层40 和第一多晶硅栅极406a，所述第二器件404的表面依次形成有第二栅氧化层40 和第二多晶硅栅极406b，所述第一多晶硅栅极406a的两侧和所述第二多晶硅栅极406b的两侧由侧墙407环绕，衬底401的位于所述侧墙407的外侧的区域中形成有源区408。其中，第一器件403可以为NMOS器件，也可以为 PMOS器件。并且，在所述有源区408上形成二氧化硅SW2层409。进一步地，构成衬底401的材料可以是未掺杂的单晶硅、掺杂有杂质的单晶硅或者绝缘衬底上的硅(S0I)，还可以包括其他的材料，例如锑化铟、碲化铅、砷化铟、砷化镓或锑化镓等。应当注意的是，本文所述的前端器件层结构并非是限制性的，而是还可以具有其他结构。例如，衬底401的表面还可以具有形成有锗硅应力层的凹槽(未示出);有源区还可以被形成为具有轻掺杂漏区(LDD)结构；第一多晶硅栅极406a和第二多晶硅栅极406b的表面还可以分别具有掩膜层等。应该注意的是，为了便于理解附图和使附图能够更清晰地表达不同的层结构，以下图4B中不再标记出衬底401、浅沟槽402、第一器件403、第二器件404、第一栅氧化层 405a、第二栅氧化层40 、第一多晶硅栅极406a、第二多晶硅栅极40乩、侧墙407和有源区 408的附图标记。第二，如图4B所示，在二氧化硅SW2层409的表面进行第一次离子注入形成409，， 注入氩离子或氙离子或上述两者的任一组合。在优选的情况下，所述离子注入的能量为500eV到50keV，所述离子注入的剂量为 5*1012 cnT2 至Ij 1*1018 cnT2。第三，如图4C所示，对第一次离子注入后的区域409’进行预清洗，清除表面的自建氧化层409，。第四，如图4D所示，对所述预清洗的区域进行金属沉积，形成Ni/TiN复合镀层
410。形成该Ni/TiN复合镀层410的方法可以是PVD(物理气相沉积)或CVD (化学气相沉积)法。第五，如图4E所示，对所述半导体器件进行第一次退火，并且对所述Ni/TiN复合镀层410进行选择性刻蚀以去除所述金属沉积的区域的表面多余的金属，形成Ni2Si层
411。
在第一次退火中，采用30-60秒的低温退火(约300°C)将Ni/TiN扩散到所述半导体器件中。然后，对所述M/TiN复合镀层410进行选择性刻蚀，清除表面多余的附。最后， 形成Ni2Si层411。第六，如图4F所示，在Ni2Si层411的表面进行第二次离子注入形成411，，注入氩离子或氙离子或上述两者的任一组合。在优选的情况下，所述离子注入的能量为500eV到50keV，所述离子注入的剂量为 5*1012 CnT2 至Ij 1*1018 CnT2。第七，如图4G所示，对所述半导体器件进行第二次退火，形成整齐的NiSi层412。 镍硅化物NiSi层412形成在有源区408上，镍硅化物NiSi层412与有源区408间的形貌规整，从而改善了产生泄漏电流的问题。图5A至图5G所示为根据本发明又一个实施方式的制作半导体器件结构的剖面结构示意图。首先，如图5A所示，提供前端器件层结构。在通常情况下，前端器件层结构包括前序工艺中所形成的器件结构层。作为示例，前端器件层结构包括衬底501，所述衬底501至少具有在其上形成并被浅沟槽502隔离的第一器件503和与第一器件503极性相反的第二器件504。其中，所述第一器件503的表面依次形成有第一栅氧化层50 和第一多晶硅栅极506a，所述第二器件504的表面依次形成有第二栅氧化层50 和第二多晶硅栅极506b，所述第一多晶硅栅极 506a的两侧和所述第二多晶硅栅极506b的两侧由侧墙507环绕，衬底501的位于所述侧墙 507的外侧的区域中形成有源区508。其中，第一器件503可以为NMOS器件，也可以为PMOS 器件。并且，在所述第一多晶硅栅极506a和第二多晶硅栅极50 上形成二氧化硅SiO2层 509。进一步地，构成衬底501的材料可以是未掺杂的单晶硅、掺杂有杂质的单晶硅或者绝缘衬底上的硅(S0I)，还可以包括其他的材料，例如锑化铟、碲化铅、砷化铟、砷化镓或
锑化镓等。应当注意的是，本文所述的前端器件层结构并非是限制性的，而是还可以具有其他结构。例如，衬底501的表面还可以具有形成有锗硅应力层的凹槽(未示出);有源区还可以被形成为具有轻掺杂漏区(LDD)结构；第一多晶硅栅极506a和第二多晶硅栅极506b的表面还可以分别具有掩膜层等。应该注意的是，为了便于理解附图和使附图能够更清晰地表达不同的层结构，以下图5B中不再标记出衬底501、浅沟槽502、第一器件503、第二器件504、第一栅氧化层 505a、第二栅氧化层50 、第一多晶硅栅极506a、第二多晶硅栅极50乩、侧墙507和有源区 508的附图标记。第二，如图5B所示，在二氧化硅SW2层509的表面进行第一次离子注入形成509’， 注入氩离子或氙离子或上述两者的任一组合。在优选的情况下，所述离子注入的能量为500eV到50keV，所述离子注入的剂量为 5*1012 CnT2 至Ij 1*1018 cnT2。第三，如图5C所示，对第一次离子注入后的区域509’进行预清洗，清除表面的自建氧化层509，。
第四，如图5D所示，对所述预清洗的区域进行金属沉积，形成Ni/TiN复合镀层
510。形成该Ni/TiN复合镀层510的方法可以是PVD(物理气相沉积)或CVD (化学气相沉积)法。第五，如图5E所示，对所述半导体器件进行第一次退火，并且对所述Ni/TiN复合镀层510进行选择性刻蚀以去除所述金属沉积的区域的表面多余的金属，形成Ni2Si层
511。在第一次退火中，采用30-60秒的低温退火(约300°C)将Ni/TiN扩散到所述半导体器件中。然后，对所述M/TiN复合镀层510进行选择性刻蚀，清除表面多余的附。最后， 形成Ni2Si层511。第六，如图5F所示，在Ni2Si层511的表面进行第二次离子注入形成511，，注入氩离子或氙离子或上述两者的任一组合。在优选的情况下，所述离子注入的能量为500eV到50keV，所述离子注入的剂量为 5*1012 CnT2 到 1*1018 CnT2。第七，如图5G所示，对所述半导体器件进行第二次退火，形成整齐的NiSi层512。 镍硅化物NiSi层512形成在所述第一多晶硅栅极506a和第二多晶硅栅极50 上，镍硅化物NiSi层512与所述第一多晶硅栅极506a和第二多晶硅栅极506b之间的形貌规整，从而改善了产生泄漏电流的问题。综上所述，本发明的制作半导体器件结构的方法，注入氩离子或氙离子来增强硅化镍的热稳定性，大大降低热处理工序中镍原子的扩散，在硅化物形成过程中完全防止硅和镍的结合。由于在离子注入中能够直接使用现有的半导体制造设备，不会增加生产线的复杂度。而且制作方法简单易行，不需要耗费额外的人力和物力，因此几乎不需追加任何成本，从而提高半导体器件的整体性能并简化工艺流程。根据如上所述的实施例制造的半导体器件可应用于多种集成电路(IC)中。根据本发明的集成电路例如是存储器电路，如随机存取存储器(RAM)、动态RAM (DRAM)、同步DRAM (SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明的IC还可以是逻辑器件， 如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM) 或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中，尤其是射频产品中。本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
权利要求
1.一种制作半导体器件结构的方法，其特征在于，包括下列步骤a)在半导体器件的表面进行第一次离子注入；b)对所述第一次离子注入的区域进行预清洗；c)对所述预清洗的区域进行金属沉积；d)对所述半导体器件进行第一次退火；e)对所述金属沉积的区域进行选择性刻蚀以去除所述金属沉积的区域的表面多余的 ^riM f)在所述选择性刻蚀的区域进行第二次离子注入；g)对所述半导体器件进行第二次退火。
2.根据权利要求1所述的方法，其特征在于，所述金属沉积包括沉积镍层。
3.根据权利要求1所述的方法，其特征在于，所述金属沉积还包括在所述金属沉积的区域的表面覆盖一层氮化钛。
4.根据权利要求1所述的方法，其特征在于，所述第一次离子注入注入氩离子或氙离子或上述两者的任一组合。
5.根据权利要求1所述的方法，其特征在于，所述第二次离子注入注入氩离子或氙离子或上述两者的任一组合。
6.根据权利要求1所述的方法，其特征在于，所述第一次离子注入的能量为500eV到 50keVo
7.根据权利要求1所述的方法，其特征在于，所述第一次离子注入的剂量为5*1012cm-2 到 1*1018 CnT2。
8.根据权利要求1所述的方法，其特征在于，所述第二次离子注入的能量为500eV到 50keVo
9.根据权利要求1所述的方法，其特征在于，所述第二次离子注入的剂量为5*1012cm-2 到 1*1018 CnT2。
全文摘要
本发明提供一种制造半导体器件结构的方法，对半导体器件的表面注入氩离子或氙离子来增强硅化镍的热稳定性，大大降低热处理工序中镍原子的扩散，从而在硅化物形成过程中完全防止硅和镍的结合。本发明提供的方法提高了半导体器件的整体性能及良品率，防止在热处理工序中镍原子会从镍硅化物向硅衬底中扩散。在本发明的方法中，由于离子注入能够直接使用现有的半导体制造设备，因此几乎不需追加任何成本。
文档编号H01L21/18GK102569040SQ20101061516
公开日2012年7月11日 申请日期2010年12月30日 优先权日2010年12月30日
发明者禹国宾 申请人:中芯国际集成电路制造(上海)有限公司