专利名称：半导体装置及其制造方法
技术领域：
本发明涉及半导体装置及其制造方法。
背景技术：
对于功率MOS 晶体管及 IGBTansulated Gate Bipolar Transistor，绝缘栅双极型晶体管)，正在开发许多能够实现低导通电阻化、高速化、单元间距细微化等的沟槽型制品。并且，为了实现基板电阻的降低及单位元件集成度的提高，提出了将元件进行3维配置的3维沟槽栅(trench gate)功率MOS晶体管及IGBT。但是，在以往提出的3维沟槽栅功率MOS晶体管结构及3维沟槽栅IGBT结构中， 由于需要对3维沟槽栅复杂的元件结构所导致的复杂的内部载流子进行控制，因此，会发生元件的击穿耐受量(日语破壤耐量)的降低、AS0(Area of Safe Operation(安全工作区)元件的2次击穿耐受量)的降低、阈值电压(Vth)的控制变得困难等问题。
发明内容
本发明的目的在于，提供一种能够提高击穿耐受量的半导体装置及其制造方法。根据本发明的一个实施方式，半导体装置设有第1槽、第1半导体层、第2半导体层、第3半导体层、第2槽、第4半导体层、第3槽以及沟槽栅。第1槽设于第1导电型的半导体基板。第1半导体层为第1导电型，且杂质浓度比半导体基板低。第2半导体层为第2 导电型。第3半导体层为第1导电型，且杂质浓度比第1半导体层高。第1半导体层、第2 半导体层以及第3半导体层以覆盖第1槽的方式层叠形成。第2槽设于第3半导体层，且设置为，相对于半导体基板的面，在垂直方向上，至少一部分贯通第3半导体层而使第2半导体层露出，相对于半导体基板的面，在水平方向上，至少一部分贯通第3半导体层而使第 2半导体层露出。第4半导体层为第2导电型，杂质浓度比第2半导体层高，且以覆盖第2 槽的方式形成。第3槽与第4半导体层之间及侧面隔开地配置形成，且设置为，相对于半导体基板的面，在垂直方向上，贯通第3半导体层而使第2半导体层露出，或者贯通第3及第 2半导体层而使第1半导体层露出；相对于半导体基板的面，在水平方向上，贯通第2半导体层而一端使第1半导体层露出，或者贯通第2及第1半导体层而一端使半导体基板露出、 另一端使第3半导体层露出。沟槽栅以覆盖第3槽的方式而形成，含有层叠形成的栅绝缘膜及栅电极。根据本发明的其他实施方式，半导体装置的制造方法，具备第1至第8工序。第1 工序，在第1导电型的半导体基板形成第1槽，该第1槽相对于半导体基板的面而具有在水平方向细长的四角柱形状。第2工序，以覆盖第1槽的方式，层叠形成杂质浓度比半导体基板低的第1导电型的第1半导体层、第2导电型的第2半导体层、以及杂质浓度比第1半导体层高的第1导电型的第3半导体层。第3工序，对第3半导体层、第2半导体层以及第1 半导体层进行平坦研磨，以使得半导体基板露出。第4工序，在第3半导体层形成第2槽，该第2槽形成为，相对于半导体基板的面，在垂直方向上，至少一部分贯通第3半导体层而使第2半导体层露出，相对于半导体基板的面，在水平方向上，至少一部分贯通第3半导体层而使第2半导体层露出。第5工序，以覆盖第2槽的方式形成杂质浓度比第2半导体层高的第2导电型的第4半导体层。第6工序，对第4半导体层进行平坦研磨以使得半导体基板露出。第7工序，与第4半导体层隔开地形成第3槽，该第3槽形成为，相对于半导体基板的面，在垂直方向上，贯通层叠形成的第3半导体层及第2半导体层而使第1半导体层露出，相对于半导体基板的面，在水平方向上，贯通第2半导体层而一端使第1半导体层或半导体基板露出、另一端使第3半导体层露出。第8工序，以覆盖第3槽的方式形成沟槽栅， 该沟槽栅含有栅绝缘膜及栅电极膜。发明效果根据本发明，能够提高半导体装置的击穿耐受量。
图1是表示第1实施方式的沟槽功率MOS晶体管的平面图。图2是图1的区域1的立体剖视图。图3是沿图1的A-A线的剖视图。图4是说明第1实施方式的沟槽功率MOS晶体管的动作时的载流子的流动的图。图5是说明第1实施方式的沟槽功率MOS晶体管的击穿时发生的载流子的流动的图。图6是表示第1实施方式的沟槽功率MOS晶体管的制造工序的剖视图。图7是表示第1实施方式的沟槽功率MOS晶体管的制造工序的剖视图。图8是表示第1实施方式的沟槽功率MOS晶体管的制造工序的剖视图。图9是表示第1实施方式的沟槽功率MOS晶体管的制造工序的剖视图。图10是表示第1实施方式的沟槽功率MOS晶体管的制造工序的剖视图。图11是表示第1实施方式的沟槽功率MOS晶体管的制造工序的剖视图。图12是表示第1实施方式的沟槽功率MOS晶体管的制造工序的立体剖视图。图13是表示第1实施方式的沟槽功率MOS晶体管的变形例的平面图。图14是表示第2实施方式的沟槽功率MOS晶体管的立体剖视图。图15是表示第3实施方式的沟槽功率MOS晶体管的立体剖视图。图16是表示第3实施方式的沟槽功率MOS晶体管的制造工序的剖视图。图17是表示第4实施方式的IGBT的立体剖视图。
具体实施例方式下面参照附图进一步说明多个实施例。在附图中，同一符号表示相同或类似部分。(第1实施方式)参照
第1实施方式的半导体装置及其制造方法。图1是表示沟槽功率MOS晶体管的平面图。图2是图1的区域1的立体剖视图。图3是沿图1的A-A线的剖视图。在本实施方式中，为了提高横向U ” >方向)动作的3维Nch沟槽功率MOS晶体管的击穿耐受量，在沟槽栅周围设置P+载流子提取层(引豸抜豸層)。如图1所示，在沟槽功率MOS晶体管80中，在作为漏区层的N+基板1中设置有条状的槽(trench)21(第1槽)。作为N漏区层的N层2、作为漂移层的层3、成为沟槽功率MOS晶体管80的沟道部的P层4、以及作为源区层的N+层5以覆盖槽21的方式层叠形成。在N+层5设有槽22 (第2槽)，使其一部分贯通N+层5并到达P层4。槽22形成为比其他部分宽度更宽，以使沟槽栅11的末端部(图1的左端及右端)侧到达P层4。在槽22，以覆盖槽22的方式设有P+层6。在P层4设有槽23 (第3槽)，该槽23具有矩形形状，贯通P层4而一端到达N_层 3，且另一端到达N+层5。槽23 (第3槽)相对于作为漏区层的N+基板1在水平方向多个并列配置为2列。在槽23之间及侧面，隔着N+层5而与槽23隔开地配置有P+层6。在槽23设置有沟槽栅11，该沟槽栅11含有栅绝缘膜7和栅电极8，且覆盖槽23。N+层5设于沟槽栅11与P+层6之间，P+层6设置于，在沟槽栅11周围设置的N+ 层5与N+层5之间、沟槽栅11终端部(图1的左端及右端)的N+层5的外侧面。沟槽功率MOS晶体管80例如为300V类的3维Nch沟槽栅功率MOS晶体管。这里， P+层6作为提取载流子(空穴)的P+载流子提取层(P+ carrier withdrawal layer)而发挥作用。对作为P+载流子提取层的P+层6将在下面详述。如图2所示，在N+基板1设有槽21，该槽21相对于N+基板1而具有在水平方向为细长的四角柱形状。在作为漏区层的N+基板1的槽21的相反侧，设有未图示的漏电极。 漏电极与N+基板1连接。在槽21 (第1槽)，以覆盖槽21的方式层叠形成N层2、N_层3、P层4以及N+层 5。作为N漏区层的N层2例如设定为，在N+基板1侧杂质浓度高、在作为N—漂移层的N—层 3侧杂质浓度低。作为N—漂移层的N—层3例如设定为，宽度比N层2宽。在N+层5设有具有突起部(protrusion portion) 24的槽22，该突起部M形成为相对于N+基板1的面，在垂直方向上，一部分贯通N+层5并使P层4表面露出；相对于 N+基板1的面，在水平方向上，一部分贯通N+层5并使P层4侧面露出。在槽22设有P+层6并使其覆盖槽22。P+层6的杂质浓度比P层4高。在P层4设有具有四角柱形状的槽23 (第3槽)，该槽23形成为，相对于N+基板 1的面，在水平方向上，贯通P层4且一端使N—层3侧面露出、另一端使N+层5侧面露出。 如图3所示，槽23设置为，相对于N+基板1的面，在垂直方向上，贯通N+层5且使P层4表面露出。槽23在P+层6之间及侧面，与P+层6隔开地配置。这里，相对于N+基板1的面，在垂直方向上，以使P层4表面露出的方式设置槽23， 但也可以贯通N+层5及P层4而使N—层3表面露出地设置槽23。此外，相对于N+基板1 的面，在水平方向上，以贯通P层4而一端使N—层3侧面露出的方式设置槽23，但也可以贯通P层4及N—层3而一端使N层2侧面露出地设置槽23。在槽23设有沟槽栅11，该沟槽栅11含有栅绝缘膜7及栅电极8，且覆盖槽23。这里，在N+层5及P+层6上，设有未图示的源电极。源电极与N+层5及P+层6连接。
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接着，参照图4及图5说明沟槽功率MOS晶体管的动作。图4是表示沟槽功率MOS 晶体管的动作时的载流子的流动的图。如图4所示，当对漏电极施加高电位侧电源电压(higher voltage source voltage) (Vdd)、且对沟槽栅11施加“High”电平的信号时，沟槽功率MOS晶体管80导通。 此时，相对于半导体基板1，在垂直方向上，在沟槽栅11的与P层4相接的侧面部形成反型层(inversion layer)，载流子从源电极侧向漏电极流动。该侧面部优选设定为电子的迁移率比其他面方位(plane direction)更大的例如{100}面。这里，由于在沟槽栅11正下方设有P层4，因此虽未图示但在沟槽栅11正下方也形成反型层。沟槽栅11相对于N+基板1，由于垂直方向的深度比水平方向的宽度大，因此沟槽栅11正下方的反型层的影响(对漏区电流的贡献)较小。图5是说明沟槽功率MOS晶体管的击穿时发生的载流子的流动的图。如图5所示，若对沟槽功率MOS晶体管80的漏区侧施加高电压，则作为N"漂移层的N—层3与P层4的接合发生击穿。此时，相对于N+基板1，在垂直方向上，在沟槽栅11的侧面部(接合附近的N—层幻产生载流子。空穴作为击穿时产生的载流子，沿P层4 —作为突起部M的P+载流子提取层的 P+层6 —源电极11，相对于N+基板1沿水平方向流动而从源电极11排出。这样，击穿时产生的载流子经由P+层6迅速地从源电极排出。因此，能够大幅抑制寄生npn双极晶体管(N_层3侧为集电区、P层4侧为基区、N+层5侧为发射区)的动作。 因此，能够抑制输出耐压(雪崩耐受量avalanche tolerance)的降低，而确保高输出耐压 (雪崩耐受量)。结果，能够防止沟槽功率MOS晶体管80的击穿耐受量(breakdown tolerance)降低。此外，能够防止沟槽功率MOS晶体管80的ASO (Area of Safe Operation元件的2次击穿耐受量)降低。并且，由于动作中不需要的载流子被迅速提取，因此容易控制阈值电压 (Vth)。接着，参照图6 图12说明沟槽功率MOS晶体管的制造方法。图6 图11是表示沟槽功率MOS晶体管的制造工序的剖视图。图12是表示沟槽功率MOS晶体管的制造工序的立体剖视图。如图6所示，首先，采用公知的光刻法，将未图示的抗蚀剂膜形成于高浓度掺杂有 N型杂质的硅基板、即N+基板1。将该抗蚀剂膜作为掩模，例如，采用RIE(ReaCtive Ion Etching,反应离子刻蚀)法，在N+基板1中形成槽21。剥离该抗蚀剂膜之后，实施RIE后处理而去除损伤层等。接着，如图7所示，在槽21及N+基板1上，例如采用硅外延生长法而连续地层叠形成N层2、N—层3、P层4及N+层5。这里，对于N层2的外延生长而言，优选采用N+基板1中的高浓度杂质难以自掺杂的、较低温度的条件。若发生自掺杂，则N+基板1侧的N层2的杂质浓度变高。此外，对于 N+层5外延生长而言，优选采用膜中的高浓度杂质难以自掺杂的、较低温度的条件。若发生自掺杂，则N+基板1侧的P层4的杂质浓度降低。接着，如图8所示，例如采用CMP (Chemical Mechanical Polishing，化学机械抛光)法，对N+层5、P层4、N_层3及N层2进行平坦研磨，直到使N+基板1表面露出。CMP处理后，实施CMP后处理而去除残渣物及损伤层等。接着，如图9所示，采用公知的光刻法，形成未图示的抗蚀剂膜。将该抗蚀剂膜作为掩模，例如采用RIE法而在N+层5形成槽22。去除该抗蚀剂膜之后，再次形成未图示的抗蚀剂膜。将该抗蚀剂膜作为掩模，例如采用RIE法，形成贯通N+层5而使P层4表面露出的突起部对。剥离该抗蚀剂膜之后，实施RIE后处理而去除损伤层等。接着，如图10所示，例如采用硅外延生长法，在槽22、N+层5、P层4、N—层3、N层 2及N+基板1上形成P+层6，以使其覆盖槽22。接着，如图11所示，例如采用CMP法进行平坦研磨，直到使N+基板1表面露出。CMP 处理后，实施CMP后处理而去除残渣物及损伤层等。然后，如图12所示，采用公知的光刻法，形成未图示的抗蚀剂膜。将该抗蚀剂膜作为掩模，例如采用RIE法，在P层4形成槽23，该槽23形成为相对于N+基板1，在水平方向上，贯通P层4而一端使N—层3侧面露出，另一端使N+层5侧面露出；相对于N+基板1， 在垂直方向上，端部贯通N+层5而使P层4表面露出。剥离该抗蚀剂膜之后，实施RIE后处理而去除损伤层等。之后的沟槽栅、绝缘膜、接触区(contact)、金属配线等的形成工序采用公知技术而进行，从而完成沟槽功率MOS晶体管80。如上所述，在本实施方式的半导体装置及其制造方法中，在N+基板1设有槽21。在槽21设有层叠形成的N层2、N_层3、P层4及N+层5以使得覆盖槽21。在N+层5设有槽 22，该槽22设置为相对于N+基板1，在垂直方向上，一部分贯通N+层5而使P层4表面露出；相对于N+基板1，在水平方向上，一部分贯通N+层5而使P层4侧面露出。在槽22设有P+层6以使其覆盖槽22。设有与P+层6之间及侧面隔开地配置形成的槽23，该槽23设置为相对于N+基板1，在垂直方向上，贯通N+层5而使P层4表面露出；相对于N+基板1， 在水平方向上，贯通P层4而在一端使N—层3侧面露出，在另一端使N+层5侧面露出。在槽23设有沟槽栅11以使其覆盖槽23。P+层6将沟槽功率MOS晶体管80发生了击穿时产生的载流子迅速地提取到源电极侧。因此，能够提高沟槽功率MOS晶体管80的击穿耐受量。此外，能够提高沟槽功率 MOS晶体管80的AS0。并且，由于动作所不需要的载流子被迅速地提取，因此容易控制沟槽功率MOS晶体管80的阈值电压(Vth)。另外，在本实施方式中，在沟槽栅周围设有将3维Nch沟槽栅功率MOS晶体管所产生的空穴提取到源区侧的P+载流子提取层、即P+层6。在3维Pch沟槽栅功率MOS晶体管的情况下，优选在沟槽栅周围设置将产生的电子提取到源区侧的N+载流子提取层、即N+层。 此外，在N+基板上层叠形成N层2及N"层3，但例如在低耐压类的3维Nch沟槽栅功率MOS 晶体管的情况下，也可以只设置N层。此外，在沟槽栅11与P+层6之间设有N+层5(图1所示的平面图)，但也可以如图13所示地将终端侧的N+层5去除一部分而使P+层6aa与沟槽栅11相接地改变槽22aa 的形状、作成在终端侧设有N+层5aa的沟槽功率MOS晶体管80aa。(第2实施方式)参照
第2实施方式的半导体装置。图14是表示沟槽功率MOS晶体管的立体剖视图。在本实施方式中，将横向动作的3维Nch沟槽功率MOS晶体管的沟槽栅设在N+源区层与N+漏区层之间。下面，对与第1实施方式相同的构成部分附加相同符号而省略对该部分的说明， 仅说明不同部分。如图14所示，沟槽功率MOS晶体管81例如为300V类的3维Nch沟槽栅功率MOS
晶体管。在P层层3及N层2设有槽23a (第3槽)，该槽23a具有四角柱形状，且形成为，相对于N+基板1，在水平方向上，贯通P层4、N_层3及N层2而一端使N+基板1侧面露出、另一端使N+层5侧面露出。槽23a设置为，相对于N+基板1，在垂直方向上，端部贯通N+层5而使P层4表面露出。槽23a在P+层6之间及侧面，与P+层6隔开地配置。作为P+载流子提取层的P+层6与第1实施方式发挥相同的作用。这里，相对于N+基板1的面，在垂直方向上，以使P层4表面露出的方式设有槽 23a,但也可以贯通N+层5及P层4而使N—层3表面露出地设置槽23a。在槽23a设有沟槽栅1 la，该沟槽栅1 Ia含有栅绝缘膜7a及栅电极8a，且覆盖槽 23a。沟槽栅Ila设置在作为N+源区层的N+层5与作为N+漏区层的N+基板1之间。另外，采用与第1实施方式同样的制造方法来制造沟槽功率MOS晶体管81。如上所述，本实施方式的半导体装置中，在N+基板1设有槽21。在槽21，以覆盖槽21的方式设有层叠形成的N层2、N_层3、P层4及N+层5。在N+层5设有槽22，该槽22 设置为相对于N+基板1，在垂直方向上，一部分贯通N+层5而使P层4表面露出；相对于 N+基板1，在水平方向上，一部分贯通N+层5而使P层4侧面露出。在槽22以覆盖槽22的方式设有P+层6。设有槽23a，该槽23a与P+层6之间及侧面隔开地配置形成，且形成为 相对于N+基板1，在垂直方向上，贯通N+层5而使P层4表面露出，相对于N+基板1，在水平方向上，贯通P层4、N—层3及N层2而在一端使N+基板1侧面露出、在另一端使N+层5 侧面露出。在槽23a以覆盖槽23a的方式设有沟槽栅11a。P+层6将沟槽功率MOS晶体管 81击穿时产生的载流子迅速地提取到源电极侧。因此，能够提高沟槽功率MOS晶体管81的击穿耐受量。此外，能够提高沟槽功率 MOS晶体管81的AS0。并且，由于迅速地提取动作中不需要的载流子，因此容易控制沟槽功率MOS晶体管81的阈值电压(Vth)。(第3实施方式)参照
第3实施方式的半导体装置及其制造方法。图15是表示沟槽功率 MOS晶体管的立体剖视图。在本实施方式中，改变了 P+载流子提取层的形状。下面，对与第1实施方式相同的构成部分附加相同的符号并省略对该部分的说明，仅说明不同部分。如图15所示，沟槽功率MOS晶体管82例如为300V类的3维Nch沟槽栅功率MOS
晶体管。在N+层5设有槽22a (第2槽)，该槽2 形成为，相对于N+基板1，在垂直方向上，贯通N+层5而使P层4表面露出；相对于N+基板1，在水平方向上，一部分贯通N+层5 而使P层4侧面露出。在槽2 设有作为P+载流子提取层的P+层6a，且使其覆盖槽22a。P+层6a比P 层4杂质浓度高。作为P+载流子提取层的P+层6a与第1实施方式发挥相同的作用。
接着，参照图16说明沟槽功率MOS晶体管的制造方法。图16是表示沟槽功率MOS 晶体管的制造工序的剖视图。如图16所示，采用公知的光刻法形成未图示的抗蚀剂膜。将该抗蚀剂膜作为掩模，例如采用RIE法在N+层5形成贯通N+层5而使P层4表面露出的槽22a (第2槽)。剥离该抗蚀剂膜之后，实施RIE后处理而去除损伤层等。之后，与实施方式1同样地制造，因此省略说明。如上所述，本实施方式的半导体装置及其制造方法中，在N+基板1设有槽21。在槽 21以覆盖槽21的方式而层叠形成N层2、N_层3、P层4及N+层5。在N+层5设有槽22a， 该槽2 设置为，相对于N+基板1，在垂直方向上，贯通N+层5而使P层4表面露出，相对于N+基板1，自在水平方向上，一部分贯通N+层5而使P层4侧面露出。在槽22a以覆盖槽22a的方式设有P+层6a。设有槽23，该槽23与P+层6之间及侧面隔开地配置形成，且形成为相对于N+基板1，在垂直方向上，贯通N+层5而使P层4表面露出；相对于N+基板 1，在水平方向上，贯通P层4而一端使N—层3侧面露出、另一端使N+层5侧面露出。在槽 23以覆盖槽23的方式设有沟槽栅11。P+层6a将沟槽功率MOS晶体管82击穿时产生的载流子迅速地提取到源电极侧。因此，能够提高沟槽功率MOS晶体管82的击穿耐受量。此外，能够提高沟槽功率 MOS晶体管82的AS0。并且，由于迅速地提取动作所不需要的载流子，因此容易控制沟槽功率MOS晶体管82的阈值电压(Vth)。(第4实施方式)参照
第4实施方式的半导体装置。图17是表示IGBT的立体剖视图。在本实施方式中，为了提高横向动作的3维IBGT的击穿耐受量，在沟槽栅周围设置有P+载流子提取层。下面，对与第1实施方式相同的构成部分附加相同的符号并省略对该部分的说明，仅说明不同部分。如图17 所示，IGBTansulated Gate Bipolar Transistor，绝缘栅双极型晶体管)90是3维沟槽栅IGBT。在作为P+集电区层的P+基板31设有槽21a，该槽21a相对于P+基板31而具有在水平方向上细长的四角柱形状。在P+基板31的槽21a的相反侧，设有未图示的集电极。集电极与P+基板31连接。在槽21a(第1槽)，以覆盖槽21a的方式层叠形成有作为N+集电区的N+层32、 作为N缓冲层的N层2、作为N"基区层的N—层3、作为第IP基区层的P层4以及作为发射
区层的N+层5。在N+层5设有槽22 (第2槽)，该槽22具有突起部M，该突起部M形成为，相对于P+基板31的面，在垂直方向上，一部分贯通N+层5而使P层4表面露出，相对于P+基板 31的面，在水平方向上，一部分贯通N+层5而使P层4侧面露出。在槽22，以覆盖槽22的方式设有作为第2P基区层的P+层6。P+层6比P层4杂质浓度高。作为P+载流子提取层的P+层6与第1实施方式发挥相同的作用。在P层4设有槽23 (第3槽)，该槽23具有四角柱形状，且形成为，相对于P+基板 31的面，在水平方向上，贯通P层4而一端使N—层3侧面露出、另一端使N+层5侧面露出。槽23设置为，相对于P+基板31的面，在垂直方向上，端部贯通N+层5而使P层4表面露出。槽23在P+层6之间及侧面，与P+层6隔开地配置。另外，槽23也可以设置为相对于P+基板31的面，在垂直方向上，贯通N+层5及 P层4而使N—层3表面露出；相对于P+基板31的面，在水平方向上，贯通P层4及N—层3 而一端使N层2侧面露出，或贯通P层4、N_层3及N层2而一端使N+层32侧面露出、另一端使N+层5侧面露出。在槽23设有沟槽栅11，该沟槽栅11覆盖槽23，且含有栅绝缘膜7及栅电极8。这里，N+层5及P+层6上设有未图示的发射极。发射极与N+层5及P+层6连接。如上所述，本实施方式的半导体装置中，在P+基板1设有槽21a。在槽21a设有层叠形成的N+层32、N层2、N_层3、P层4及N+层5，以使得覆盖槽21a。在N+层5设有槽22， 该槽22设置为，相对于N+基板1，在垂直方向上，一部分贯通N+层5而使P层4表面露出， 相对于N+基板1，在水平方向上，一部分贯通N+层5而使P层4侧面露出。在槽22，以覆盖槽22的方式设有P+层6。设有与P+层6之间及侧面隔开地配置形成的槽23，该槽23设置为，相对于N+基板1，在垂直方向上，贯通N+层5而使P层4表面露出，相对于N+基板1，在水平方向上，贯通P层4而在一端使N—层3侧面露出、在另一端使N+层5侧面露出。在槽 23，以覆盖槽23的方式设有沟槽栅11。P+层6将IGBT90击穿时产生的载流子迅速地提取到发射极侧。因此，能够提高作为3维沟槽栅IBGT的IGBT90的击穿耐受量。此外，能够提高 IGBT90 的 ASO。本发明不限于上述实施方式，在不脱离发明主旨的范围内可以进行各种变更。在第1至第3实施方式中，在第1槽21上设置源电极，在N+基板1侧设置漏电极， 但取而代之也可以在第1槽21上设置漏电极，在N+基板1侧设置源电极。在这种情况下， 作为P+载流子提取层的P+层6优选设置在N+基板1侧。N层2、N_层3优选设置在漏电极侧。 此外，在第1至第4实施方式中，将P+层埋设于第2槽，但取代P+层也可以形成埋入金属层及埋入金属硅化物层等。 虽然说明了本发明的几个实施例，但这些实施例仅作为例子而提出，并不意在限定发明的范围。这些新的实施例能够以其他各种形态来实施，在不脱离发明主旨的范围内可以进行各种省略、替换及变更。这些实施例及其变形包含在发明范围及主旨中，并且包含在权利要求范围所记载的发明与其等同的范围中。
权利要求
1.一种半导体装置，其特征在于，具备第1槽，设于第1导电型的半导体基板；以覆盖上述第1槽的方式层叠形成的杂质浓度比上述半导体基板低的第1导电型的第 1半导体层、第2导电型的第2半导体层、以及杂质浓度比上述第1半导体层高的第1导电型的第3半导体层；第2槽，设于上述第3半导体层，并设置为，相对于上述半导体基板的面，在垂直方向上，至少一部分贯通上述第3半导体层而使上述第2半导体层露出，相对于上述半导体基板的面，在水平方向上，至少一部分贯通上述第3半导体层而使上述第2半导体层露出；第2导电型的第4半导体层，以覆盖上述第2槽的方式形成，且杂质浓度比上述第2半导体层高；第3槽，与上述第4半导体层之间及侧面隔开地配置形成，且设置为相对于上述半导体基板的面，在垂直方向上，贯通上述第3半导体层而使上述第2半导体层露出，或者贯通上述第3半导体层及第2半导体层而使上述第1半导体层露出；相对于上述半导体基板的面，在水平方向上，贯通上述第2半导体层而一端使上述第1半导体层露出，或者贯通上述第2半导体层及第1半导体层而一端使上述半导体基板露出、另一端使上述第3半导体层露出；以及沟槽栅，以覆盖上述第3槽的方式形成，含有层叠形成的栅绝缘膜及栅电极膜。
2.如权利要求1记载的半导体装置，其特征在于，上述第3半导体层及第4半导体层与源电极连接，上述半导体基板与漏电极连接，当上述半导体装置导通时，在上述半导体基板的垂直方向上的上述沟槽栅的侧面形成沟道层， 通过上述沟道层载流子从源区向漏区方向流动。
3.如权利要求1记载的半导体装置，其特征在于，当上述半导体装置发生了击穿时，上述第1半导体层及第2半导体层界面附近的、上述第1半导体层中产生的载流子，经由上述第2半导体层及第4半导体层而被提取到源电极。
4.如权利要求1记载的半导体装置，其特征在于，上述半导体基板为N型高杂质浓度的第1漏区层，上述第1半导体层为浓度比上述第 1漏区层低的、N型的第2漏区层，上述第3半导体层为N型高杂质浓度的源区层。
5.如权利要求1记载的半导体装置，其特征在于，上述半导体基板为N型高杂质浓度的第1漏区层，上述第1半导体层含有浓度比上述第1漏区层低的N型第2漏区层以及浓度比上述第2漏区层低的N型漂移层，上述第3半导体层为N型高杂质浓度的源区层。
6.如权利要求1记载的半导体装置，其特征在于，上述第4半导体层为载流子提取层，提取在上述半导体装置击穿时产生的载流子。
7.如权利要求1记载的半导体装置，其特征在于，上述半导体装置为Nch功率MOS晶体管。
8.一种半导体装置，其特征在于，具备第1槽，设于第1导电型的半导体基板；以覆盖上述第1槽的方式层叠形成的第2导电型的第1半导体层、杂质浓度比上述第 1半导体层低的第2导电型的第2半导体层、杂质浓度比上述半导体基板低的第1导电型的第3半导体层、以及杂质浓度比上述第2半导体层高的第2导电型的第4半导体层；第2槽，设于上述第4半导体层，并设置为，相对于上述半导体基板的面，在垂直方向上，至少一部分贯通上述第4半导体层而使上述第3半导体层露出，相对于上述半导体基板的面，在水平方向上，至少一部分贯通上述第4半导体层而使上述第3半导体层露出；第1导电型的第5半导体层，以覆盖上述第2槽的方式形成，且杂质浓度比上述第3半导体层高；第3槽，与上述第5半导体层之间及侧面隔开地配置形成，且设置为相对于上述半导体基板的面，在垂直方向上，贯通上述第4半导体层而使上述第3半导体层露出，或者贯通上述第4半导体层及第3半导体层而使上述第2半导体层露出；相对于上述半导体基板的面，在水平方向上，贯通上述第3半导体层而一端使上述第2半导体层露出，或者贯通上述第3半导体层及第2半导体层而一端使上述第1半导体层露出、另一端使上述第4半导体层露出；以及沟槽栅，以覆盖上述第3槽的方式形成，含有层叠形成的栅绝缘膜及栅电极膜。
9.如权利要求8记载的半导体装置，其特征在于，上述第4半导体层及第5半导体层与发射极连接，上述半导体基板与集电极连接，当上述半导体装置导通时，在上述半导体基板的垂直方向上的上述沟槽栅的侧面形成沟道层， 通过上述沟道层载流子从发射区向集电区方向流动。
10.如权利要求8记载的半导体装置，其特征在于，当上述半导体装置发生了击穿时，上述第2半导体层及第3半导体层界面附近的、上述第2半导体层中产生的载流子，经由上述第3半导体层及第5半导体层而被提取到发射极。
11.如权利要求8记载的半导体装置，其特征在于，上述半导体基板为P型高杂质浓度的第1集电区层，上述第1半导体层为N型高杂质浓度的第2集电区层，上述第2半导体层含有浓度比上述第2集电区层低的N型的缓冲层以及浓度比上述缓冲层低的N型第1基区层，上述第3半导体层为浓度比上述第1集电区层低的P型第2基区层，上述第4半导体层为N型高杂质浓度的发射区层。
12.如权利要求8记载的半导体装置，其特征在于，上述第5半导体层为载流子提取层，提取在上述半导体装置击穿时产生的载流子。
13.一种半导体装置的制造方法，其特征在于，具备以下工序在第1导电型的半导体基板形成第1槽的工序，该第1槽相对于上述半导体基板的面而具有在水平方向细长的四角柱形状；以覆盖上述第1槽的方式，层叠形成杂质浓度比上述半导体基板低的第1导电型的第 1半导体层、第2导电型的第2半导体层、以及杂质浓度比上述第1半导体层高的第1导电型的第3半导体层的工序；对上述第3半导体层、上述第2半导体层以及上述第1半导体层进行平坦研磨以使得上述半导体基板露出的工序；在上述第3半导体层形成第2槽的工序，该第2槽形成为，相对于上述半导体基板的面，在垂直方向上，至少一部分贯通上述第3半导体层而使上述第2半导体层露出，相对于上述半导体基板的面，在水平方向上，至少一部分贯通上述第3半导体层而使上述第2半导体层露出；以覆盖上述第2槽的方式形成杂质浓度比上述第2半导体层高的第2导电型的第4半导体层的工序；对上述第4半导体层进行平坦研磨以使得上述半导体基板露出的工序； 与上述第4半导体层间隔而形成第3槽的工序，该第3槽形成为，相对于上述半导体基板的面，在垂直方向上，贯通层叠形成的上述第3半导体层及第2半导体层而使上述第1半导体层露出，相对于上述半导体基板的面，在水平方向上，贯通上述第2半导体层而一端使上述第1半导体层或上述半导体基板露出、另一端使上述第3半导体层露出；以及以覆盖上述第3槽的方式形成沟槽栅的工序，该沟槽栅含有栅绝缘膜及栅电极膜。
14.如权利要求13记载的半导体装置的制造方法，其特征在于， 采用外延法形成上述第1半导体层至第4半导体层。
15.如权利要求13记载的半导体装置的制造方法，其特征在于， 采用CMP法进行上述平坦研磨。
16.如权利要求13记载的半导体装置的制造方法，其特征在于， 采用RIE法形成上述第1槽至第3槽。
17.如权利要求13记载的半导体装置的制造方法，其特征在于， 上述半导体装置是Nch功率MOS晶体管。
全文摘要
提供一种半导体装置。根据一个实施方式，在半导体装置中，在N+基板设有第1槽。在第1槽，以覆盖第1槽的方式设有N层、N-层、P层及N+层。半导体装置具有第2及第3槽。在第2槽，以覆盖第2槽的方式设有P+层。在第3槽，以覆盖第3槽的方式设有沟槽栅。
文档编号H01L21/336GK102412295SQ20111006692
公开日2012年4月11日 申请日期2011年3月18日 优先权日2010年9月21日
发明者北川光彦 申请人:株式会社东芝