专利名称：一种基于SOI衬底的BiCMOS集成器件及制备方法
技术领域：
本发明属于半导体集成电路技术领域，尤其涉及一种基于SOI衬底的BiCMOS集成器件及制备方法。
背景技术：
1958年出现的集成电路是20世纪最具影响的发明之一。基于这项发明而诞生的微电子学已成为现有现代技术的基础，加速改变着人类社会的知识化、信息化进程，同时也改变了人类的思维方式。它不仅为人类提供了强有力的改造自然的工具，而且还开拓了一个广阔的发展空间。半导体集成电路已成为电子エ业的基础，人们对电子エ业的巨大需求，促使该领域的发展十分迅速。在过去的几十年中，电子エ业的迅猛发展对社会发展及国民经济产生了巨大的影响。目前，电子エ业已成为世界上规模最大的エ业，在全球市场中占据着很大的份额，产值已经超过了 10000亿美元。硅材料作为半导体材料应用经历了 50多年，传统的Si CMOS和BiCMOS技术以其低功耗、低噪声、高输入阻抗、高集成度、可靠性好等优点在集成电路领域占据着主导地位，并按照摩尔定律不断的向前发展。目前，全球90%的半导体市场中，都是Si基集成电路。但是随着器件特征尺寸减小、集成度和复杂性的增强，出现了一系列涉及材料、器件物理、器件结构和エ艺技术等方面的新问题。特别是当IC芯片特征尺寸进入纳米尺度，从器件角度看，纳米尺度器件中的短沟效应、强场效应、量子效应、寄生參量的影响、エ艺參数涨落等问题对器件泄漏电流、亚阈特性、开态、关态电流等性能的影响越来越突出，电路速度和功耗的矛盾也将更加严重，另ー方面，随着无线移动通信的飞速发展，对器件和电路的性能，如频率特性、噪声特性、封装面积、功耗和成本等提出了更高的要求，传统硅基エ艺制备的器件和集成电路尤其是模拟和混合信号集成电路，越来越无法满足新型、高速电子系统的需求。为了提高器件及集成电路的性能，研究人员借助新型的半导体材料如GaAs、InP等，以获得适于无线移动通信发展的高速器件及集成电路。尽管GaAs和InP基化合物器件频率特性优越，但其制备エ艺比Siエ艺复杂、成本高，大直径单晶制备困难、机械强度低，散热性能不好，与Siエ艺难兼容以及缺乏象SiO2那样的钝化层等因素限制了它的广泛应用和发展。由于Si材料载流子材料迁移率较低，所以采用Si BiCMOS技术制造的集成电路性能，尤其是频率性能，受到了极大的限制；而对于SiGe BiCMOS技术，虽然双极晶体管采用了 SiGe HBT，但是对于制约BiCMOS集成电路频率特性提升的单极器件仍采用Si CMOS，所以这些都限制BiCMOS集成电路性能地进ー步提升。
发明内容
本发明的目的在于利用在一个衬底片上制备应变Si垂直沟道PMOS器件、应变Si平面沟道NMOS器件和SiGe HBT，构成应变BiCMOS集成器件及电路，以实现器件与集成电路性能的最优化。本发明的目的在于提供一种基于SOI衬底的BiCMOS集成器件，NMOS器件和PMOS器件均为应变Si MOS器件，双极器件为SOI SiGe HBT0进一歩、CMOS器件中NMOS器件应变Si沟道为水平沟道，沿沟道方向为张应变。进一歩、CMOS器件中PMOS器件应变Si沟道为 垂直沟道，沿沟道方向为压应变，并且为回型结构。进一歩、SiGe HBT器件的基区为应变SiGe材料。进一歩、SiGe HBT器件采用SOI衬底。进一歩、SiGe HBT器件为平面结构。本发明的另一目的在于提供一种基于SOI衬底的BiCMOS集成器件的制备方法，包括如下步骤第一歩、选取氧化层厚度为15(T400nm，上层Si厚度为100 150nm，N型掺杂浓度为I X IO16 I X IO17cm-3的SOI衬底片；第二歩、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上生长ー层厚度为50 IOOnm的N型Si外延层，作为集电区，该层掺杂浓度为I X IO16 I X IO17cnT3 ；第三歩、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上生长ー层厚度为20 60nm的SiGe层，作为基区，该层Ge组分为15 25%，掺杂浓度为5 X IO18 5 X IO19CnT3 ；第四步、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上生长ー层厚度为100 200nm的N型Si层，作为发射区，该层掺杂浓度为I X IO17 5 X IO17cnT3 ；第五步、利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积ー层厚度为20(T300nm的SiO2层和ー层厚度为10(T200nm的SiN层；光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5 μ m的深槽，利用化学汽相淀积(CVD)方法，在600 800°C，在深槽内填充SiO2 ；第六步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积ー层厚度为20(T300nm的SiO2层和ー层厚度为10(T200nm的SiN层；光刻集电区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为18(T300nm的浅槽，利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2 ;第七步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积ー层厚度为20(T300nm的SiO2层和ー层厚度为10(T200nm的SiN层；光刻基区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为105 205nm的浅槽，利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2 ;第八步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积ー层厚度为30(T500nm的SiO2层；光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为I X IO19 I X IO20Cm^3,形成集电极接触区域；第九步、光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为I X IO19 lX102°cnT3，形成基极接触区域，并对衬底在950 1100°C温度下，退火15 120s,进行杂质激活；
第十步、用湿法刻蚀掉表面的SiO2，利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积ー层厚度为30(T500nm的SiO2层；第^^ 一步、光刻PMOS器件有源区，用干法刻蚀エ艺，在PMOS器件有源区，刻蚀出深度为2. I 3. 2 μ m的深槽，将氧化层刻透，利用化学汽相淀积(CVD)方法，在600 750°C，在PMOS器件有源区(即深槽)选择性外延生长七层材料第一层是厚度为200 400nm的P型Si缓冲层，掺杂浓度为I 5 X IO15CnT3 ;第二层是厚度为I. 5 2 μ m的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是15 25%，掺杂浓度为I 5 X IO18CnT3 ;第三层是Ge组分为15 25%，厚度为200 400nm的P型SiGe层，掺杂浓度为5 X 1019 I X IO20Cm-3,作为PMOS器件的漏区；第四层是厚度为3 5nm的P型应变Si层，掺杂浓度为I 5X 1018cm_3，作为P型轻掺杂源漏结构(P-LDD);第五层是厚度为22 45nm的N型应变Si层，掺杂浓 度为5 X IO16 5 X IO17CnT3，作为PMOS器件的沟道；第六层是厚度为3 5nm的P型应变Si层，掺杂浓度为I 5X 1018cm_3，作为P型轻掺杂源漏结构(P-LDD);第七层是Ge组分为15 25%,厚度为200 400nm的P型SiGe，掺杂浓度为5 X IO19 I X IO20Cm-3,作为PMOS器件的源区；第十二步、利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积ー层SiO2 ;光刻NMOS器件有源区，在匪OS器件有源区，刻蚀出深度为I. 9 2. 8 μ m的深槽，将氧化层刻透；利用化学汽相淀积(CVD)方法，在600 750°C，在NMOS器件有源区选择性外延生长四层材料第一层是厚度为200 400nm的P型Si缓冲层，掺杂浓度为I 5 X 1015cm_3 ；第二层是厚度为I. 5 2 μ m的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是15 25%，掺杂浓度为I 5 X IO15CnT3 ;第三层是Ge组分为15 25%，厚度为200 400nm的P型SiGe层，掺杂浓度为5 X IO16 5 X IO17CnT3 ;第四层是厚度为10 15nm的P型应变Si层，掺杂浓度为5 X IO16 5 X IO17CnT3作为NMOS器件的沟道；第十三步、在衬底表面利用化学汽相淀积(CVD)的方法，在600 800°C，淀积一 SiO2层；光刻PMOS器件源漏隔离区，利用干法刻蚀エ艺，在该区域刻蚀出深度为O. 3 O. 5μπι的浅槽；再利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2，形成MOS器件的电极浅槽隔离；第十四步、光刻漏沟槽窗ロ，利用干法刻蚀エ艺，在PMOS器件漏区域刻蚀出深度为O. 4 O. 7 μ m漏沟槽；利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积掺杂浓度为I 5 X 102°cm_3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区；第十五步、在衬底表面利用化学汽相淀积(CVD)的方法，在600 800°C，淀积一 SiO2层；光刻栅沟槽窗ロ，利用干法刻蚀エ艺，在PMOS器件栅区域刻蚀出深度为O. 4
O.7 μ m栅沟槽；利用原子层化学汽相淀积(ALCVD)方法，在300 400°C，在衬底表面淀积厚度为6 IOnm的高介电常数的HfO2层，作为PMOS器件的栅介质层；利用化学汽相淀积(CVD)方法，在600 800°C，在栅沟槽中淀积掺杂浓度为I 5 X 102°cm_3的P型Poly-SiGe，Ge组分为10 30%，将PMOS器件栅沟槽填满；光刻栅介质和栅Poly-SiGe，形成栅极和源极，最终形成PMOS器件结构；第十六步、在衬底表面利用化学汽相淀积(CVD)的方法，在600 800°C，淀积ーSiO2层；光刻NMOS器件有源区，利用原子层化学汽相淀积(ALCVD)方法，在300 400°C，在NMOS器件有源区淀积厚度为6 IOnm的高介电常数的HfO2层，作为NMOS器件的栅介质层；利用化学汽相淀积(CVD)方法，在600 800°C，在NMOS器件有源区淀积厚度为200 300nm的P型Poly-SiGe，掺杂浓度为I 5 X IO2W3, Ge组分为10 30%，光刻栅介质和栅Poly-SiGe，形成栅极；利用离子注入エ艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构(N-LDD)，掺杂浓度均为I 5X IO18CnT3 ；第十七步、利用化学汽相淀积(CVD)方法，在600 800°C，在整个衬底淀积ー厚度为3 5nm的SiO2层，利用干法刻蚀エ艺，刻蚀掉表面的SiO2,形成NMOS器件栅极侧墙，利用离子注入エ艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件源区和漏区的掺杂浓度达到I 5X102°cm_3 ；第十八步、在衬底表面利用化学汽相淀积(CVD)的方法，在600 80·0°C，淀积ー3;102层；光刻引线窗ロ，在整个衬底上派射ー层金属钛(Ti),合金，自对准形成金属娃化物，清洗表面多余的金属，形成金属接触；光刻引线，形成MOS器件的漏极、源极和栅极金属引线，以及SiGe HBT的发射极、基极和集电极金属引线，构成基区厚度为20 60nm，集电区厚度为150 250nm，MOS导电沟道为22 45nm的基于SOI衬底的BiCMOS集成器件。进一歩、PMOS器件沟道长度根据第i^一步淀积的N型应变Si层厚度确定，取22 45nm, NMOS器件的沟道长度由エ艺决定，取22 45nm。进一歩、该制备方法中基于SOI衬底的BiCMOS集成器件及电路制造过程中所涉及的最高温度根据第三步到第十八步中的化学汽相淀积(CVD)エ艺温度决定，最高温度小于等于800°C。进ー步、集电区厚度根据第一歩SOI上层Si厚度和第二步生长的Si外延层的厚度来决定，取150 250nm。进ー步、基区厚度根据第三步SiGe的外延层厚度来决定，取20 60nm。本发明的另ー目的在于提供一种基于SOI衬底的BiCMOS集成电路的制备方法，包括如下步骤步骤I，外延生长的实现方法为(Ia)选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为150nm，上层材料为掺杂浓度为I X IO16CnT3的N型Si，厚度为IOOnm ；(Ib)利用化学汽相淀积(CVD)的方法，在600°C，在上层Si材料上生长ー层厚度为50nm的N型外延Si层，作为集电区，该层掺杂浓度为I X IO16CnT3 ；(Ic)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长ー层厚度为20nm的SiGe层，作为基区，该层Ge组分为15%，掺杂浓度为5 X IO18CnT3 ；(Id)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长ー层厚度为IOOnm的N型Si层，作为发射区，该层掺杂浓度为I X IO17CnT3 ；步骤2，器件深槽隔离制备的实现方法为(2a)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积ー层厚度为200nm 的 SiO2 层；(2b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积ー层厚度为IOOnm 的 SiN 层；(2c)光刻器件间深槽隔离区域，在浅槽隔离区域干法刻蚀出深度为5μπι的深槽；
(2d)利用化学汽相淀积(CVD)方法，在600°C，在深槽内填充SiO2，形成器件深槽隔离；步骤3，集电极浅槽隔离制备的实现方法为(3a)用湿法刻蚀掉表面的SiO2和S iN层；(3b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积ー层厚度为200nm 的 SiO2 层；(3c)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积ー层厚度为IOOnm 的 SiN 层；(3d)光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为ISOnm的浅槽；(3e)利用化学汽相淀积(CVD)方法，在600°C，在浅槽内填充SiO2，形成集电极浅槽隔离；步骤4，基极浅槽隔离制备的实现方法为(4a)用湿法刻蚀掉表面的SiO2和SiN层；(4b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积ー层厚度为200nm 的 SiO2 层；(4c)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积ー层厚度为IOOnm 的 SiN 层；(4d)光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为105nm的浅槽；(4e)利用化学汽相淀积(CVD)方法，在600°C，在浅槽内填充SiO2，形成基极浅槽隔离；步骤5，集电极与基极制备的实现方法为(5a)用湿法刻蚀掉表面的SiO2和SiN层；(5b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积ー层厚度为300nm 的 SiO2 层；(5c)光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为I X IO19CnT3,形成集电极；(5d)光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为I X IO19CnT3,形成基极；(5e)对衬底在950°C温度下，退火120s，进行杂质激活；(5f)用湿法刻蚀掉表面的SiO2层；(5g)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积ー层厚度为300nm 的 SiO2 层；步骤6，PMOS器件有源区外延材料制备的实现方法为(6a)光刻PMOS器件有源区，用干法刻蚀方法，在PMOS器件有源区，刻蚀出深度为2. I μ m的深槽，将氧化层刻透；(6b)利用化学汽相淀积(CVD)的方法，在600°C，在深槽中选择性生长ー层厚度为200nm的P型Si缓冲层，掺杂浓度I X IO15cnT3 ；(6c)利用化学汽相淀积(CVD)的方法，在600°C，在Si缓冲层上选择性生长ー层厚度为I. 5μπι的P型SiGe层，Ge组分底部为0%，上层为25%的梯度分布，掺杂浓度为I X IO18CnT3 ；(6d)用化学汽相淀积(CVD)的方法，在600°C，在SiGe层上选择性生长ー层Ge组分为25%，厚度为200nm的P型SiGe层，掺杂浓度为5X 1019cm_3，作为PMOS器件的漏区；(6e)用化学汽相淀积(CVD)的方法，在600°C，在P型SiGe层上选择性生长ー层厚度为3nm的P型应变Si层，掺杂浓度为I X 1018cm_3，作为P型轻掺杂源漏结构(P-LDD)；(6f)利用化学汽相淀积(CVD)的方法，在600°C，在P型应变Si层上选择性生长ー层厚度为22nm的N型应变Si层，作为PMOS器件沟道区，掺杂浓度为5X IO16CnT3 ；(6g)用化学汽相淀积(CVD)的方法，在600°C，在N型应变Si层上选择性生长ー层厚度为3nm的P型应变Si层，掺杂浓度为I X 1018cm_3，作为P型轻掺杂源漏结构(P-LDD)； (6h)利用化学汽相淀积(CVD)的方法，在600°C，在应变Si层上选择性生长ー层厚度为200nm的Ge组分固定为25%的P型应变SiGe层，作为PMOS器件源区，掺杂浓度为5X 1019cm_3，形成PMOS器件有源区；步骤7，NMOS器件有源区材料制备的实现方法为(7a)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积ー层SiO2 ；(7b)光刻NMOS器件有源区，用干法刻蚀方法，在NMOS器件有源区，刻蚀出深度为
I.9 μ m的深槽，将氧化层刻透；(7c)利用化学汽相淀积(CVD)的方法，在600°C，在NMOS器件有源区选择性生长ー层厚度为200nm的P型Si缓冲层，掺杂浓度I X 1015cm_3 ；(7d)利用化学汽相淀积(CVD)的方法，在600°C，在Si缓冲层上选择性生长ー层厚度为I. 5 μ m的P型SiGe层，Ge组分梯度分布，底部为O %，顶部为25%，掺杂浓度为I X IO15Cm 3 ；(7e)利用化学汽相淀积(CVD)的方法，在600°C，在SiGe层上选择性生长ー层Ge组分为25%，厚度为200nm的P型SiGe层，掺杂浓度为5 X IO16cnT3 ；(7f)利用化学汽相淀积(CVD)的方法，在600°C，在SiGe层上生长ー层厚度为IOnm的P型应变Si层，NMOS器件沟道区，掺杂浓度为5X 1016cm_3，形成NMOS器件有源区；步骤8，PMOS器件隔离和漏沟槽制备的实现方法为(8a)在衬底表面利用化学汽相淀积(CVD)的方法，在600°C，淀积ー SiO2层；(Sb)光刻PMOS器件源漏隔离区，利用干法刻蚀エ艺，在PMOS器件源漏隔离区刻蚀出深度为O. 3μπι的浅槽；(8c)利用化学汽相淀积(CVD)方法，在600°C，在浅槽内填充SiO2，形成源漏浅槽隔离；(8d)光刻漏沟槽窗ロ，利用干法刻蚀エ艺，在PMOS器件漏区域刻蚀出深度为O. 4 μ m漏沟槽；(8e)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积掺杂浓度为I X 102°cm_3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si,形成漏连接区；步骤9，PMOS器件形成的实现方法为(9a)在衬底表面利用化学汽相淀积(CVD)的方法，在600°C，淀积ー SiO2 ；
(9b)光刻栅沟槽窗ロ，利用干法刻蚀エ艺，在PMOS器件栅区域刻蚀出深度为
O.4 μ m栅沟槽；(9c)利用原子层化学汽相淀积(ALCVD)方法，在300°C，在衬底表面淀积高介电常数的HfO2层，作为PMOS器件的栅介质层，厚度为6nm ；
(9d)利用化学汽相淀积(CVD)方法，在600°C，在栅沟槽中淀积掺杂浓度为I X IO2ciCnT3的P型Poly-SiGe，Ge组分为30%，将PMOS器件栅沟槽填满；(9e)刻栅介质和栅Poly-SiGe,在栅沟槽中形成PMOS器件栅极和源极,最终形成PMOS器件；步骤10，NMOS器件形成的实现方法为(IOa)在衬底表面利用化学汽相淀积(CVD)的方法，在600°C，淀积ー SiO2层；(IOb)光刻NMOS器件有源区，利用原子层化学汽相淀积(ALCVD)方法，在300°C，在NMOS器件有源区表面淀积ー层厚度为6nm的HfO2层，作为NMOS器件的栅介质；(IOc)利用化学汽相淀积(CVD)方法，在600°C，在栅介质层上淀积ー层Ploy-SiGe层，Ge组分为30%，厚度为200nm，掺杂浓度为I X 102°cnT3 ；(IOd)光刻栅介质和栅Poly-SiGe,形成栅极；(IOe)利用离子注入エ艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构(N-LDD)，掺杂浓度均为I X IO18CnT3 ；(IOf)利用化学汽相淀积(CVD)方法，在600°C，在NMOS器件有源区表面淀积ー层3nm的SiO2层，利用干法刻蚀エ艺，刻蚀掉表面的SiO2层，在Ploy-SiGe侧壁保留下SiO2形成栅侧墙；(IOg)利用离子注入エ艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件有源区的掺杂浓度达到I X IO20Cm-3,最終形成NMOS器件；步骤11，构成BiCMOS集成电路的实现方法为(Ila)在衬底表面利用化学汽相淀积(CVD)的方法，在600°C，淀积ー SiO2层；(Ilb)光刻引线孔;(Ilc)在衬底表面派射一层金属钛(Ti),合金；(Ild)光刻引线，形成MOS器件漏极、源极、栅极，以及双极晶体管发射极、基极、集电极金属引线，构成基区厚度为20nm，集电区厚度为150nm，MOS导电沟道为22nm的基于SOI衬底的BiCMOS集成器件及电路。本发明具有如下优点:I.本发明制造的基于SOI衬底的BiCMOS集成器件结构中，CMOS部分采用了应变Si材料制造导电沟道，由于应变Si材料载流子迁移率远高于体Si材料，因此用该BiCMOS器件结构制造的模拟和数模混合集成电路性能较用体Si制造的电路性能优异；2.本发明制造的基于SOI衬底的BiCMOS集成器件结构中的CMOS结构，充分利用了应变Si材料应カ的各相异性，在水平方向引入张应变，提高了 NMOS器件电子迁移率；在垂直方向引入压应变，提高了 PMOS器件空穴迁移率。因此，该器件频率与电流驱动能力等性能高于同尺寸的弛豫Si CMOS器件；3.本发明的制备过程中，应变Si层是用化学汽相淀积(CVD)方法淀积的，可以精确控制生长厚度，而CMOS中的PMOS器件的沟道长度即为应变Si层的厚度，从而避开了小尺寸光刻，減少了エ艺复杂度，降低了成本；4.本发明制备的基于SOI衬底的BiCMOS集成器件结构中PMOS器件的沟道为回型，即ー个栅在沟槽中能够控制四面的沟道，因此，该器件在有限的区域内増加了沟道的宽度，从而提高了器件的电流驱动能力，増加了集成电路的集成度，降低了集成电路单位面积的制造成本；5.本发明制备的基于SOI衬底的BiCMOS集成器件中的CMOS结构，PMOS器件采用了高K值的HfO2作为栅介质，提高了 PMOS器件的栅控能力，增强了 CMOS器件的电学性能；6.本发明制备的基于SOI衬底的BiCMOS集成器件中的CMOS结构，NMOS器件采用Poly-SiGe材料作为栅电极，其功函数随Ge组分的变化而变化，通过调节Poly-SiGe中Ge组分，实现CMOS阈值电压可连续调整，減少了エ艺步骤，降低了エ艺难度；7.本发明制备基于SOI衬底的BiCMOS集成器件是在双极器件制造完成之后，而其エ艺过程中涉及的最高温度为800°C，低于引起应变Si沟道应カ弛豫的エ艺温度，也低于引起应变Si弛豫的エ艺温度，因此该制备方法不仅能有效地保持应变Si沟道应力，而且·也能有效地保持应变Si的特性，提高了集成集成电路的性能；8.本发明制备的基于SOI衬底的BiCMOS集成器件中，SOI SiGe HBT的集电区厚度较传统器件薄，因此，该器件存在集电区横向扩展效应，井能够在集电区形成ニ维电场，从而提高了该器件的反向击穿电压和Early电压，在相同的击穿特性下，具有比传统器件更优异的特征频率。
图I是本发明提供的基于SOI衬底的BiCMOS集成器件及电路制备方法的实现流程图。
具体实施例方式为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进ー步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。本发明实施例提供了一种基于SOI衬底的BiCMOS集成器件，NMOS器件和PMOS器件均为应变Si MOS器件，双极器件为SOI SiGe HBT0作为本发明实施例的一优化方案，CMOS器件中NMOS器件应变Si沟道为水平沟道，沿沟道方向为张应变。作为本发明实施例的一优化方案，CMOS器件中PMOS器件应变Si沟道为垂直沟道，沿沟道方向为压应变，并且为回型结构。作为本发明实施例的一优化方案，SiGe HBT器件的基区为应变SiGe材料。作为本发明实施例的一优化方案，SiGe HBT器件采用SOI衬底。作为本发明实施例的一优化方案，SiGe HBT器件为全平面结构。以下參照附图1，对本发明制备基于SOI衬底的BiCMOS集成器件及电路的エ艺流程作进ー步详细描述。
实施例I :制备沟道长度为22nm的基于SOI衬底的BiCMOS集成器件及电路，具体步骤如下步骤I，外延生长。(Ia)选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为150nm，上层材料为掺杂浓度为I X IO16CnT3的N型Si，厚度为IOOnm ；(Ib)利用化学汽相淀积(CVD)的方法，在600°C，在上层Si材料上生长ー层厚度为50nm的N型外延Si层，作为集电区，该层掺杂浓度为I X IO16CnT3 ；(Ic)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长ー层厚度为20nm的SiGe层，作为基区，该层Ge组分为15%，掺杂浓度为5 X IO18CnT3 ；(Id)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长ー层厚度为IOOnm的N型Si层，作为发射区，该层掺杂浓度为I X 1017cnT3。 步骤2，器件深槽隔离制备。(2a)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积ー层厚度为200nm 的 SiO2 层；(2b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积ー层厚度为IOOnm 的 SiN 层；(2c)光刻器件间深槽隔离区域，在浅槽隔离区域干法刻蚀出深度为5μπι的深槽；(2d)利用化学汽相淀积(CVD)方法，在600°C，在深槽内填充SiO2，形成器件深槽隔离。步骤3，集电极浅槽隔离制备。(3a)用湿法刻蚀掉表面的SiO2和SiN层；(3b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积ー层厚度为200nm 的 SiO2 层；(3c)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积ー层厚度为IOOnm 的 SiN 层；(3d)光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为ISOnm的浅槽；(3e)利用化学汽相淀积(CVD)方法，在600°C，在浅槽内填充SiO2，形成集电极浅槽隔离。步骤4，基极浅槽隔离制备。(4a)用湿法刻蚀掉表面的SiO2和SiN层；(4b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积ー层厚度为200nm 的 SiO2 层；(4c)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积ー层厚度为IOOnm 的 SiN 层；(4d)光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为105nm的浅槽；(4e)利用化学汽相淀积(CVD)方法，在600°C，在浅槽内填充SiO2，形成基极浅槽隔离。步骤5,集电极与基极制备。
(5a)用湿法刻蚀掉表面的SiO2和SiN层；(5b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积ー层厚度为300nm 的 SiO2 层；(5c)光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为I X IO19CnT3,形成集电极； (5d)光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为I X IO19CnT3,形成基极；(5e)对衬底在950°C温度下，退火120s，进行杂质激活；(5f)用湿法刻蚀掉表面的SiO2层；(5g)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积ー层厚度为300nm 的 SiO2 层。步骤6，PMOS器件有源区外延材料制备。(6a)光刻PMOS器件有源区，用干法刻蚀方法，在PMOS器件有源区，刻蚀出深度为2. I μ m的深槽，将氧化层刻透；(6b)利用化学汽相淀积(CVD)的方法，在600°C，在深槽中选择性生长ー层厚度为200nm的P型Si缓冲层，掺杂浓度I X IO15cnT3 ；(6c)利用化学汽相淀积(CVD)的方法，在600°C，在Si缓冲层上选择性生长ー层厚度为I. 5μπι的P型SiGe层，Ge组分底部为0%，上层为25%的梯度分布，掺杂浓度为IXlO1W3 ；(6d)用化学汽相淀积(CVD)的方法，在600°C，在SiGe层上选择性生长ー层Ge组分为25%，厚度为200nm的P型SiGe层，掺杂浓度为5X 1019cm_3，作为PMOS器件的漏区；(6e)用化学汽相淀积(CVD)的方法，在600°C，在P型SiGe层上选择性生长ー层厚度为3nm的P型应变Si层，掺杂浓度为I X 1018cm_3，作为P型轻掺杂源漏结构(P-LDD)；(6f)利用化学汽相淀积(CVD)的方法，在600°C，在P型应变Si层上选择性生长ー层厚度为22nm的N型应变Si层，作为PMOS器件沟道区，掺杂浓度为5X IO16CnT3 ；(6g)用化学汽相淀积(CVD)的方法，在600°C，在N型应变Si层上选择性生长ー层厚度为3nm的P型应变Si层，掺杂浓度为I X 1018cm_3，作为P型轻掺杂源漏结构(P-LDD)；(6h)利用化学汽相淀积(CVD)的方法，在600°C，在应变Si层上选择性生长ー层厚度为200nm的Ge组分固定为25%的P型应变SiGe层，作为PMOS器件源区，掺杂浓度为5X 1019cm_3，形成PMOS器件有源区。步骤7，NMOS器件有源区材料制备。(7a)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积ー层SiO2 ；(7b)光刻NMOS器件有源区，用干法刻蚀方法，在NMOS器件有源区，刻蚀出深度为
I.9 μ m的深槽，将氧化层刻透；(7c)利用化学汽相淀积(CVD)的方法，在600°C，在NMOS器件有源区选择性生长ー层厚度为200nm的P型Si缓冲层，掺杂浓度I X 1015cm_3 ；(7d)利用化学汽相淀积(CVD)的方法，在600°C，在Si缓冲层上选择性生长ー层厚度为I. 5 μ m的P型SiGe层，Ge组分梯度分布，底部为0%，顶部为25 %，掺杂浓度为I X IO15Cm 3 ；
(7e)利用化学汽相淀积(CVD)的方法，在600°C，在SiGe层上选择性生长ー层Ge组分为25%，厚度为200nm的P型SiGe层，掺杂浓度为5 X IO16cnT3 ；(7f)利用化学汽相淀积(CVD)的方法，在600°C，在SiGe层上生长ー层厚度为IOnm的P型应变Si层，NMOS器件沟道区，掺杂浓度为5X 1016cm_3，形成NMOS器件有源区。步骤8，PMOS器件隔离和漏沟槽制备。(8a)在衬底表面利用化学汽相淀积(CVD)的方法，在600°C，淀积ー SiO2层；(Sb)光刻PMOS器件源漏隔离区，利用干法刻蚀エ艺，在PMOS器件源漏隔离区刻蚀出深度为O. 3μπι的浅槽；(8c)利用化学汽相淀积(CVD)方法，在600°C，在浅槽内填充SiO2，形成源漏浅槽隔离；(8d )光刻漏沟槽窗ロ，利用干法刻蚀エ艺，在PMOS器件漏区域刻蚀出深度为·O. 4 μ m漏沟槽；(8e)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积掺杂浓度为I X 102°cm_3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si,形成漏连接区。步骤9，PMOS器件形成。(9a)在衬底表面利用化学汽相淀积(CVD)的方法，在600°C，淀积ー SiO2 ；(9b)光刻栅沟槽窗ロ，利用干法刻蚀エ艺，在PMOS器件栅区域刻蚀出深度为O. 4 μ m栅沟槽；(9c)利用原子层化学汽相淀积(ALCVD)方法，在300°C，在衬底表面淀积高介电常数的HfO2层，作为PMOS器件的栅介质层，厚度为6nm ；(9d)利用化学汽相淀积(CVD)方法，在600°C，在栅沟槽中淀积掺杂浓度为I X IO2ciCnT3的P型Poly-SiGe，Ge组分为30%，将PMOS器件栅沟槽填满；(9e)刻栅介质和栅Poly-SiGe,在栅沟槽中形成PMOS器件栅极和源极,最终形成PMOS器件。步骤10，NMOS器件形成。(IOa)在衬底表面利用化学汽相淀积(CVD)的方法，在600°C，淀积ー SiO2层；(IOb)光刻NMOS器件有源区，利用原子层化学汽相淀积(ALCVD)方法，在300°C，在NMOS器件有源区表面淀积ー层厚度为6nm的HfO2层，作为NMOS器件的栅介质；(IOc)利用化学汽相淀积(CVD)方法，在600°C，在栅介质层上淀积ー层Ploy-SiGe层，Ge组分为30%，厚度为200nm，掺杂浓度为I X 102°cnT3 ；(IOd)光刻栅介质和栅Poly-SiGe,形成栅极；(IOe)利用离子注入エ艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构(N-LDD)，掺杂浓度均为I X IO18CnT3 ；(IOf)利用化学汽相淀积(CVD)方法，在600°C，在NMOS器件有源区表面淀积ー层3nm的SiO2层，利用干法刻蚀エ艺，刻蚀掉表面的SiO2层，在Ploy-SiGe侧壁保留下SiO2形成栅侧墙；(IOg)利用离子注入エ艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件有源区的掺杂浓度达到I X IO20Cm-3,最終形成NMOS器件。步骤11，构成BiCMOS集成电路。(Ila)在衬底表面利用化学汽相淀积(CVD)的方法，在600°C，淀积ー SiO2层；(Ilb)光刻引线孔；(Ilc)在衬底表面派射一层金属钛(Ti),合金；(Ild)光刻引线，形成MOS器件漏极、源极、栅极，以及双极晶体管发射极、基极、集电极金属引线，构成基区厚度为20nm，集电区厚度为150nm，MOS导电沟道为22nm的基于SOI衬底的BiCMOS集成器件及电路。
实施例2 :制备沟道长度为30nm的基于SOI衬底的BiCMOS集成器件及电路，具体步骤如下步骤I，外延生长。(Ia)选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为300nm，上层材料为掺杂浓度为5X IO16CnT3的N型Si，厚度为120nm ；(Ib)利用化学汽相淀积(CVD)的方法，在700°C，在上层Si材料上生长ー层厚度为80nm的N型外延Si层，作为集电区，该层掺杂浓度为5 X IO16CnT3 ；(Ic)利用化学汽相淀积(CVD)的方法，在700°C，在衬底上生长ー层厚度为40nm的SiGe层，作为基区，该层Ge组分为20%，掺杂浓度为I X1019cm_3 ；(Id)利用化学汽相淀积(CVD)的方法，在700°C，在衬底上生长ー层厚度为150nm的N型Si层，作为发射区，该层掺杂浓度为3X1017cnT3。步骤2，器件深槽隔离制备。(2a)利用化学汽相淀积(CVD)的方法，在700°C，在衬底表面淀积ー层厚度为240nm 的 SiO2 层；(2b)利用化学汽相淀积(CVD)的方法，在700°C，在衬底表面淀积ー层厚度为150nm 的 SiN 层；(2c)光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5μπι的深槽；(2d)利用化学汽相淀积(CVD)方法，在700°C，在深槽内填充SiO2，形成器件深槽隔离。步骤3，集电极浅槽隔离制备。(3a)用湿法刻蚀掉表面的SiO2和SiN层；(3b)利用化学汽相淀积(CVD)的方法，在700°C，在衬底表面淀积ー层厚度为240nm 的 SiO2 层；(3c)利用化学汽相淀积(CVD)的方法，在700°C，在衬底表面淀积ー层厚度为150nm 的 SiN 层；(3d)光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为240nm的浅槽；(3e)利用化学汽相淀积(CVD)方法，在700°C，在浅槽内填充SiO2，形成集电极浅槽隔离。步骤4，基极浅槽隔离制备。(4a)用湿法刻蚀掉表面的SiO2和SiN层；
(4b)利用化学汽相淀积(CVD)的方法，在700°C，在衬底表面淀积ー层厚度为240nm 的 SiO2 层；(4c)利用化学汽相淀积(CVD)的方法，在700°C，在衬底表面淀积ー层厚度为150nm 的 SiN 层；(4d)光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为155nm的浅槽；(4e)利用化学汽相淀积(CVD)方法，在700°C，在浅槽内填充SiO2，形成基极浅槽隔离。步骤5，集电极与基极制备。(5a)用湿法刻蚀掉表面的SiO2和SiN层；(5b)利用化学汽相淀积(CVD)的方法，在700°C，在衬底表面淀积ー层厚度为400nm 的 SiO2 层；
·
(5c)光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为5 X IO19CnT3,形成集电极；(5d)光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为5 X IO19CnT3,形成基极；(5e)对衬底在1000°C温度下，退火60s，进行杂质激活；(5f)用湿法刻蚀掉表面的SiO2层；(5g)利用化学汽相淀积(CVD)的方法，在700°C，在衬底表面淀积ー层厚度为400nm 的 SiO2 层。步骤6，PMOS器件有源区外延材料制备。(6a)光刻PMOS器件有源区，用干法刻蚀方法，在PMOS器件有源区，刻蚀出深度为2. 7 μ m的深槽，将氧化层刻透；(6b)利用化学汽相淀积(CVD)的方法，在700°C，在深槽中选择性生长ー层厚度为300nm的P型Si缓冲层，掺杂浓度3 X IO15cnT3 ；(6c)利用化学汽相淀积(CVD)的方法，在700°C，在Si缓冲层上选择性生长ー层厚度为I. 8μπι的P型SiGe层，Ge组分底部为0%，上层为20%的梯度分布，掺杂浓度为3 X IO18Cm 3 ；(6d)用化学汽相淀积(CVD)的方法，在700°C，在SiGe层上选择性生长ー层Ge组分为20%，厚度为300nm的P型SiGe层，掺杂浓度为8X 1019cm_3，作为PMOS器件的漏区；(6e)用化学汽相淀积(CVD)的方法，在700°C，在P型SiGe层上选择性生长ー层厚度为4nm的P型应变Si层，掺杂浓度为3 X 1018cm_3，作为P型轻掺杂源漏结构(P-LDD)；(6f)利用化学汽相淀积(CVD)的方法，在700°C，在P型应变Si层上选择性生长ー层厚度为30nm的N型应变Si层，作为PMOS器件沟道区，掺杂浓度为I X IO17CnT3 ；(6g)用化学汽相淀积(CVD)的方法，在700°C，在N型应变Si层上选择性生长ー层厚度为4nm的P型应变Si层，掺杂浓度为3 X 1018cm_3，作为P型轻掺杂源漏结构(P-LDD)；(6h)利用化学汽相淀积(CVD)的方法，在700°C，在应变Si层上选择性生长ー层厚度为300nm的Ge组分固定为20%的P型应变SiGe层，作为PMOS器件源区，掺杂浓度为8X 1019cm_3，形成PMOS器件有源区。步骤7，NMOS器件有源区材料制备。
(7a)利用化学汽相淀积(CVD)的方法，在700°C，在衬底表面淀积ー层SiO2 ；(7b)光刻NMOS器件有源区，用干法刻蚀方法，在NMOS器件有源区，刻蚀出深度为
2.4 μ m的深槽，将氧化层刻透；(7c)利用化学汽相淀积(CVD)的方法，在700°C，在NMOS器件有源区选择性生长ー层厚度为300nm的P型Si缓冲层，掺杂浓度3 X 1015cm_3 ；
(7d)利用化学汽相淀积(CVD)的方法，在700°C，在Si缓冲层上选择性生长ー层厚度为I. 8 μ m的P型SiGe层，Ge组分梯度分布，底部为0%，顶部为20%，掺杂浓度为3 X IO15Cm 3 ；(7e)利用化学汽相淀积(CVD)的方法，在700°C，在SiGe层上选择性生长ー层Ge组分为20%,厚度为300nm的P型SiGe层，掺杂浓度为I X IO17cnT3 ；(7f)利用化学汽相淀积(CVD)的方法，在700°C，在SiGe层上生长ー层厚度为12nm的P型应变Si层，NMOS器件沟道区，掺杂浓度为IX 1017cm_3，形成NMOS器件有源区。步骤8，PMOS器件隔离和漏沟槽制备。(8a)在衬底表面利用化学汽相淀积(CVD)的方法，在700°C，淀积ー SiO2层；(Sb)光刻PMOS器件源漏隔离区，利用干法刻蚀エ艺，在PMOS器件源漏隔离区刻蚀出深度为0.4μπι的浅槽；(8c)利用化学汽相淀积(CVD)方法，在700°C，在浅槽内填充SiO2，形成源漏浅槽隔离；(8d)光刻漏沟槽窗ロ，利用干法刻蚀エ艺，在PMOS器件漏区域刻蚀出深度为O. 5 μ m漏沟槽；(8e)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积掺杂浓度为
3X IO2W的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si,形成漏连接区。步骤9，PMOS器件形成。(9a)在衬底表面利用化学汽相淀积(CVD)的方法，在700°C，淀积ー SiO2层；(9b)光刻栅沟槽窗ロ，利用干法刻蚀エ艺，在PMOS器件栅区域刻蚀出深度为O. 5 μ m栅沟槽；(9c)利用原子层化学汽相淀积(ALCVD)方法，在350°C，在衬底表面淀积高介电常数的HfO2层，作为PMOS器件的栅介质层，厚度为8nm ；(9d)利用化学汽相淀积(CVD)方法，在700°C，在栅沟槽中淀积掺杂浓度为
3X IO2W的P型Poly-SiGe，Ge组分为20%，将PMOS器件栅沟槽填满；(9e)刻栅介质和栅Poly-SiGe,在栅沟槽中形成PMOS器件栅极和源极,最终形成PMOS器件。步骤10，NMOS器件形成。(10)在衬底表面利用化学汽相淀积(CVD)的方法，在700°C，淀积ー SiO2层；(IOb)光刻NMOS器件有源区，利用原子层化学汽相淀积(ALCVD)方法，在350°C，在NMOS器件有源区表面淀积ー层厚度为8nm的HfO2层，作为NMOS器件的栅介质；(IOc)利用化学汽相淀积(CVD)方法，在700°C，在栅介质层上淀积ー层Ploy-SiGe层，Ge组分为20%，厚度为240nm，掺杂浓度为3X 102°cnT3 ；
(IOd)光刻栅介质和栅Poly-SiGe,形成栅极；(IOe)利用离子注入エ艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构(N-LDD)，掺杂浓度均为3X IO18CnT3 ；(IOf)利用化学汽相淀积(CVD)方法，在700°C，在NMOS器件有源区表面淀积ー层4nm的SiO2层，利用干法刻蚀エ艺，刻蚀掉表面的SiO2层，在Ploy-SiGe侧壁保留下SiO2形成栅侧墙；(IOg)利用离子注入エ艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件有源区的掺杂浓度达到3 X IO20Cm-3,最終形成NMOS器件。步骤11，构成BiCMOS集成电路。(Ila)在衬底表面利用化学汽相淀积(CVD)的方法，在700°C，淀积ー SiO2层；(Ilb)光刻引线孔;·(Ilc)在衬底表面派射一层金属钛(Ti),合金；(Ild)光刻引线，形成MOS器件漏极、源极、栅极，以及双极晶体管发射极、基极、集电极金属引线，构成基区厚度为40nm,集电区厚度为200nm, MOS导电沟道为30nm的基于SOI衬底的BiCMOS集成器件及电路。实施例3 :制备沟道长度为45nm的基于SOI衬底的BiCMOS集成器件及电路，具体步骤如下步骤I，外延生长。(Ia)选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为400nm，上层材料为掺杂浓度为I X IO17CnT3的N型Si，厚度为150nm ；(Ib)利用化学汽相淀积(CVD)的方法，在750°C，在上层Si材料上生长ー层厚度为IOOnm的N型外延Si层，作为集电区，该层掺杂浓度为I X IO17CnT3 ；(Ic)利用化学汽相淀积(CVD)的方法，在750°C，在衬底上生长ー层厚度为60nm的SiGe层，作为基区，该层Ge组分为25%，掺杂浓度为5 X IO19CnT3 ；(Id)利用化学汽相淀积(CVD)的方法，在750°C，在衬底上生长ー层厚度为200nm的N型Si层，作为发射区，该层掺杂浓度为5X1017cnT3。步骤2，器件深槽隔离制备。(2a)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积ー层厚度为300nm 的 SiO2 层；(2b)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积ー层厚度为200nm 的 SiN 层；(2c)光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5μπι的深槽；(2d)利用化学汽相淀积(CVD)方法，在800°C，在深槽内填充SiO2，形成器件深槽隔离。步骤3，集电极浅槽隔离制备。(3a)用湿法刻蚀掉表面的SiO2和SiN层；(3b)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积ー层厚度为300nm 的 SiO2 层；
(3c)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积ー层厚度为200nm 的 SiN 层；(3d)光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为300nm的浅槽；(3e)利用化学汽相淀积(CVD)方法，在800°C，在浅槽内填充SiO2，形成集电极浅槽隔离。步骤4，基极浅槽隔离制备。 (4a)用湿法刻蚀掉表面的SiO2和SiN层；(4b)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积ー层厚度为300nm 的 SiO2 层；(4c)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积ー层厚度为200nm 的 SiN 层；(4d)光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为205nm的浅槽；(4e)利用化学汽相淀积(CVD)方法，在800°C，在浅槽内填充SiO2，形成基极浅槽隔离。步骤5，集电极与基极制备。(5a)用湿法刻蚀掉表面的SiO2和SiN层；(5b)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积ー层厚度为500nm 的 SiO2 层；(5c)光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为I X 102°cnT3,形成集电极；(5d)光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为I X 102°cnT3,形成基极；(5e)对衬底在1100°C温度下，退火15s，进行杂质激活；(5f)用湿法刻蚀掉表面的SiO2层；(5g)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积ー层厚度为500nm 的 SiO2 层。步骤6，PMOS器件有源区外延材料制备。(6a)光刻PMOS器件有源区，用干法刻蚀方法，在PMOS器件有源区，刻蚀出深度为
3.2 μ m的深槽，将氧化层刻透；(6b)利用化学汽相淀积(CVD)的方法，在750°C，在深槽中选择性生长ー层厚度为400nm的P型Si缓冲层，掺杂浓度5X 1015cm_3 ；(6c)利用化学汽相淀积(CVD)的方法，在750°C，在Si缓冲层上选择性生长ー层厚度为2 μ m的P型SiGe层，Ge组分底部为0%，上层为15%的梯度分布，掺杂浓度为5 X IO18Cm 3 ；(6d)用化学汽相淀积(CVD)的方法，在750°C，在SiGe层上选择性生长ー层Ge组分为15%，厚度为400nm的P型SiGe层，掺杂浓度为I X 102°cm_3，作为PMOS器件的漏区；(6e)用化学汽相淀积(CVD)的方法，在750°C，在P型SiGe层上选择性生长ー层厚度为5nm的P型应变Si层，掺杂浓度为5 X 1018cm_3，作为P型轻掺杂源漏结构(P-LDD)；
(6f)利用化学汽相淀积(CVD)的方法，在750°C，在P型应变Si层上选择性生长ー层厚度为45nm的N型应变Si层，作为PMOS器件沟道区，掺杂浓度为5X IO17CnT3 ；(6g)用化学汽相淀积(CVD)的方法，在750°C，在N型应变Si层上选择性生长ー层厚度为5nm的P型应变Si层，掺杂浓度为5 X 1018cm_3，作为P型轻掺杂源漏结构(P-LDD)；(6h)利用化学汽相淀积(CVD)的方法，在750°C，在应变Si层上选择性生长ー层厚度为400nm的Ge组分固定为15%的P型应变SiGe层，作为PMOS器件源区，掺杂浓度为
IX 102°cm_3，形成PMOS器件有源区。
步骤7，NMOS器件有源区材料制备。(7a)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积ー层SiO2 ；(7b)光刻NMOS器件有源区，用干法刻蚀方法，在NMOS器件有源区，刻蚀出深度为
2.8 μ m的深槽，将氧化层刻透；(7c)利用化学汽相淀积(CVD)的方法，在750°C，在NMOS器件有源区选择性生长ー层厚度为400nm的P型Si缓冲层，掺杂浓度5 X 1015cm_3 ；(7d)利用化学汽相淀积(CVD)的方法，在750°C，在Si缓冲层上选择性生长ー层厚度为2 μ m的P型SiGe层，Ge组分梯度分布，底部为0%，顶部为15 %，掺杂浓度为5 X IO15Cm 3 ；(7e)利用化学汽相淀积(CVD)的方法，在750°C，在SiGe层上选择性生长ー层Ge组分为15%，厚度为400nm的P型SiGe层，掺杂浓度为5 X IO17CnT3 ；(7f)利用化学汽相淀积(CVD)的方法，在750°C，在SiGe层上生长ー层厚度为15nm的P型应变Si层，NMOS器件沟道区，掺杂浓度为5X 1017cm_3，形成NMOS器件有源区。步骤8，PMOS器件隔离和漏沟槽制备。(8a)在衬底表面利用化学汽相淀积(CVD)的方法，在800°C，淀积ー SiO2层；(Sb)光刻PMOS器件源漏隔离区，利用干法刻蚀エ艺，在PMOS器件源漏隔离区刻蚀出深度为O. 5μπι的浅槽；(8c)利用化学汽相淀积(CVD)方法，在800°C，在浅槽内填充SiO2，形成源漏浅槽隔离；(8d)光刻漏沟槽窗ロ，利用干法刻蚀エ艺，在PMOS器件漏区域刻蚀出深度为O. 6 μ m漏沟槽；(8e)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积掺杂浓度为5 X IO2W的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si,形成漏连接区。步骤9，PMOS器件形成。(9a)在衬底表面利用化学汽相淀积(CVD)的方法，在800°C，淀积ー SiO2层；(9b)光刻栅沟槽窗ロ，利用干法刻蚀エ艺，在PMOS器件栅区域刻蚀出深度为O. 7 μ m栅沟槽；(9c)利用原子层化学汽相淀积(ALCVD)方法，在400°C，在衬底表面淀积高介电常数的HfO2层，作为PMOS器件的栅介质层，厚度为IOnm ；(9d)利用化学汽相淀积(CVD)方法，在800°C，在栅沟槽中淀积掺杂浓度为5 X IO2W的P型Poly-SiGe，Ge组分为10%，将PMOS器件栅沟槽填满；
(9e)刻栅介质和栅Poly-SiGe,在栅沟槽中形成PMOS器件栅极和源极,最终形成PMOS器件。步骤10，NMOS器件形成。(IOa)在衬底表面利用化学汽相淀积(CVD)的方法，在800°C，淀积ー SiO2层；(IOb)光刻NMOS器件有源区，利用原子层化学汽相淀积(ALCVD)方法，在400°C，在NMOS器件有源区表面淀积ー层厚度为IOnm的HfO2层，作为NMOS器件的栅介质；(IOc)利用化学汽相淀积(CVD)方法，在800°C，在栅介质层上淀积ー层Ploy-SiGe层，Ge组分为10%，厚度为300nm，掺杂浓度为5X 102°cnT3 ；(IOd)光刻栅介质和栅Poly-SiGe,形成栅极；
(IOe)利用离子注入エ艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构(N-LDD)，掺杂浓度均为5X IO18CnT3 ；(IOf)利用化学汽相淀积(CVD)方法，在800°C，在NMOS器件有源区表面淀积ー层5nm的SiO2层，利用干法刻蚀エ艺，刻蚀掉表面的SiO2层，在Ploy-SiGe侧壁保留下SiO2形成栅侧墙；(IOg)利用离子注入エ艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件有源区的掺杂浓度达到5 X IO20Cm-3,最終形成NMOS器件。步骤11，构成BiCMOS集成电路。(Ila)在衬底表面利用化学汽相淀积(CVD)的方法，在800°C，淀积ー SiO2层；(Ilb)光刻引线孔；(Ilc)在衬底表面派射一层金属钛(Ti),合金；(Ild)光刻引线，形成MOS器件漏极、源极、栅极，以及双极晶体管发射极、基极、集电极金属引线，构成基区厚度为60nm,集电区厚度为250nm, MOS导电沟道为45nm的基于SOI衬底的BiCMOS集成器件及电路。本发明实施例提供的基于SOI衬底的BiCMOS集成器件及制备方法具有如下优点I.本发明制造的基于SOI衬底的BiCMOS集成器件结构中，CMOS部分采用了应变Si材料制造导电沟道，由于应变Si材料载流子迁移率远高于体Si材料，因此用该BiCMOS器件结构制造的模拟和数模混合集成电路性能较用体Si制造的电路性能优异；2.本发明制造的基于SOI衬底的BiCMOS集成器件结构中的CMOS结构，充分利用了应变Si材料应カ的各相异性，在水平方向引入张应变，提高了 NMOS器件电子迁移率；在垂直方向引入压应变，提高了 PMOS器件空穴迁移率。因此，该器件频率与电流驱动能力等性能高于同尺寸的弛豫Si CMOS器件；3.本发明的制备过程中，应变Si层是用化学汽相淀积(CVD)方法淀积的，可以精确控制生长厚度，而CMOS中的PMOS器件的沟道长度即为应变Si层的厚度，从而避开了小尺寸光刻，減少了エ艺复杂度，降低了成本；4.本发明制备的基于SOI衬底的BiCMOS集成器件结构中PMOS器件的沟道为回型，即ー个栅在沟槽中能够控制四面的沟道，因此，该器件在有限的区域内増加了沟道的宽度，从而提高了器件的电流驱动能力，増加了集成电路的集成度，降低了集成电路单位面积的制造成本；5.本发明制备的基于SOI衬底的BiCMOS集成器件中的CMOS结构，PMOS器件采用了高K值的HfO2作为栅介质，提高了 NMOS和PMOS器件的栅控能力，增强了 CMOS器件的电学性能；6.本发明制备的基于SOI衬底的BiCMOS集成器件中的CMOS结构，NMOS器件采用Poly-SiGe材料作为栅电极，其功函数随Ge组分的变化而变化，通过调节Poly-SiGe中Ge组分，实现CMOS阈值电压可连续调整，減少了エ艺步骤，降低了エ艺难度；7.本发明制备基于SOI衬底的BiCMOS集成器件是在双极器件制造完成之后，而其エ艺过程中涉及的最高温度为800°C，低于引起应变Si沟道应カ弛豫的エ艺温度，也低于引起应变SiGe弛豫的エ艺温度，因此该制备方法不仅能有效地保持应变Si沟道应力，而且也能有效地保持应变SiGe的特性，提高了集成集成电路的性能；8.本发明制备的基于SOI衬底的BiCMOS集成器件中，SOI SiGe HBT的集电区厚度较传统器件薄，因此，该器件存在集电区横向扩展效应，井能够在集电区形成ニ维电场，·从而提高了该器件的反向击穿电压和Early电压，在相同的击穿特性下，具有比传统器件更优异的特征频率。以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种基于SOI衬底的BiCMOS集成器件，其特征在于，NMOS器件和PMOS器件均为应变Si MOS器件，双极器件为SOI SiGe HBT0
2.根据权利要求I所述的基于SOI衬底的BiCMOS集成器件，其特征在于，CMOS器件中NMOS器件应变Si沟道为水平沟道，沿沟道方向为张应变。
3.根据权利要求I所述的基于SOI衬底的BiCMOS集成器件，其特征在于，CMOS器件中PMOS器件应变Si沟道为垂直沟道，沿沟道方向为压应变，并且为回型结构。
4.根据权利要求I所述的基于SOI衬底的BiCMOS集成器件，其特征在于，SiGeHBT器件的基区为应变SiGe材料。
5.根据权利要求I所述的基于SOI衬底的BiCMOS集成器件，其特征在于，SiGeHBT器件采用SOI衬底。
6.根据权利要求I所述的基于SOI衬底的BiCMOS集成器件，其特征在于，SiGeHBT器 件为全平面结构。
7.一种基于SOI衬底的BiCMOS集成器件的制备方法，其特征在于，包括如下步骤 第一歩、选取氧化层厚度为15(T400nm，上层Si厚度为100 150nm，N型掺杂浓度为I X IO16 I X IO17CnT3 的 SOI 衬底片； 第二歩、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上生长ー层厚度为50 IOOnm的N型Si外延层，作为集电区，该层掺杂浓度为I X IO16 I X IO17CnT3 ； 第三歩、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上生长ー层厚度为2(T60nm的SiGe层，作为基区，该层Ge组分为15 25%，掺杂浓度为5 X IO18 5 X IO19CnT3 ；第四步、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上生长ー层厚度为100 200nm的N型Si层，作为发射区，该层掺杂浓度为I X IO17 5 X IO17cnT3 ； 第五歩、利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积ー层厚度为20(T300nm的SiO2层和ー层厚度为10(T200nm的SiN层；光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5 u m的深槽，利用化学汽相淀积(CVD)方法，在600 800°C，在深槽内填充SiO2 ； 第六步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积ー层厚度为20(T300nm的SiO2层和ー层厚度为10(T200nm的SiN层；光刻集电区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为18(T300nm的浅槽，利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2 ; 第七步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积ー层厚度为20(T300nm的SiO2层和ー层厚度为10(T200nm的SiN层；光刻基区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为105 205nm的浅槽，利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2 ； 第八步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积ー层厚度为30(T500nm的SiO2层；光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为I X IO19 I X 102°cm_3，形成集电极接触区域；第九步、光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为I X IO19 IXlO2ciCnT3,形成基极接触区域，并对衬底在950 1100°C温度下，退火15 120s,进行杂质激活；第十步、用湿法刻蚀掉表面的SiO2，利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层厚度为30(T500nm的SiO2层； 第i^一步、光刻PMOS器件有源区，用干法刻蚀工艺，在PMOS器件有源区，刻蚀出深度为2. I 3. 2 μ m的深槽，将氧化层刻透，利用化学汽相淀积(CVD)方法，在600 750°C，在PMOS器件有源区(即深槽)选择性外延生长七层材料第一层是厚度为200 400nm的P型Si缓冲层，掺杂浓度为I 5X IO15CnT3;第二层是厚度为I. 5 2μπι的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是15 25%，掺杂浓度为I 5 X IO18CnT3 ;第三层是Ge组分为15 25%，厚度为200 400nm的P型SiGe层，掺杂浓度为5 X 1019 I X IO20Cm-3,作为PMOS器件的漏区；第四层是厚度为3 5nm的P型应变Si层，掺杂浓度为I 5X 1018cm_3，作为P型轻掺杂源漏结构(P-LDD);第五层是厚度为22 45nm的N型应变Si层，掺杂浓度为5 X IO16 5 X IO17CnT3，作为PMOS器件的沟道；第六层是厚度为3 5nm的P型应变Si层，掺杂浓度为I 5X 1018cm_3，作为P型轻掺杂源漏结构(P-LDD);第七层是Ge组分为 15 25%,厚度为200 400nm的P型SiGe，掺杂浓度为5 X IO19 I X IO20Cm-3,作为PMOS器件的源区； 第十二步、利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层SiO2 ;光刻NMOS器件有源区，在匪OS器件有源区，刻蚀出深度为I. 9 2. 8 μ m的深槽，将氧化层刻透；利用化学汽相淀积(CVD)方法，在600 750°C，在NMOS器件有源区选择性外延生长四层材料第一层是厚度为200 400nm的P型Si缓冲层，掺杂浓度为I 5 X 1015cm_3 ；第二层是厚度为I. 5 2 μ m的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是15 25%，掺杂浓度为I 5 X IO15CnT3 ;第三层是Ge组分为15 25%，厚度为200 400nm的P型SiGe层，掺杂浓度为5 X IO16 5 X IO17CnT3 ;第四层是厚度为10 15nm的P型应变Si层，掺杂浓度为5 X IO16 5 X IO17CnT3作为NMOS器件的沟道； 第十三步、在衬底表面利用化学汽相淀积(CVD)的方法，在600 800°C，淀积一 SiO2层；光刻PMOS器件源漏隔离区，利用干法刻蚀工艺，在该区域刻蚀出深度为O. 3 O. 5 μ m的浅槽；再利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2，形成MOS器件的电极浅槽隔离； 第十四步、光刻漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为O.4 O. 7 μ m漏沟槽；利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积掺杂浓度为I 5 X IO2tlCnT3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区； 第十五步、在衬底表面利用化学汽相淀积(CVD)的方法，在600 800°C，淀积一 SiO2层；光刻栅沟槽窗口，利用干法刻蚀工艺，在PMOS器件栅区域刻蚀出深度为O. 4 O. 7 μ m栅沟槽；利用原子层化学汽相淀积(ALCVD)方法，在300 400°C，在衬底表面淀积厚度为6 IOnm的高介电常数的HfO2层，作为PMOS器件的栅介质层；利用化学汽相淀积(CVD)方法，在600 800°C，在栅沟槽中淀积掺杂浓度为I 5X 102°cm_3的P型Poly-SiGe，Ge组分为10 30%，将PMOS器件栅沟槽填满；光刻栅介质和栅Poly-SiGe，形成栅极和源极，最终形成PMOS器件结构； 第十六步、在衬底表面利用化学汽相淀积(CVD)的方法，在600 800°C，淀积一 SiO2层；光刻NMOS器件有源区，利用原子层化学汽相淀积(ALCVD)方法，在300 400°C，在NMOS器件有源区淀积厚度为6 IOnm的高介电常数的HfO2层，作为NMOS器件的栅介质层；利用化学汽相淀积(CVD)方法，在600 800°C，在NMOS器件有源区淀积厚度为200 .300nm的P型Poly-SiGe，掺杂浓度为I 5 X IO2W3, Ge组分为10 30%，光刻栅介质和栅Poly-SiGe，形成栅极；利用离子注入エ艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构(N-LDD)，掺杂浓度均为I 5X IO18CnT3 ； 第十七歩、利用化学汽相淀积(CVD)方法，在600 800°C，在整个衬底淀积ー厚度为.3 5nm的SiO2层，利用干法刻蚀エ艺，刻蚀掉表面的SiO2,形成NMOS器件栅极侧墙，利用离子注入エ艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件源区和漏区的掺杂浓度达到I 5X102°cm_3 ； 第十八步、在衬底表面利用化学汽相淀积(CVD)的方法，在600 800°C，淀积ー SiO2层；光刻引线窗ロ，在整个衬底上溅射ー层金属钛(Ti)，合金，自对准形成金属硅化物，清洗表面多余的金属，形成金属接触；光刻引线，形成MOS器件的漏极、源极和栅极金属引线，以及SiGe HBT的发射极、基极和集电极金属引线，构成基区厚度为20 60nm，集电区厚度为150 250nm，MOS导电沟道为22 45nm的基于SOI衬底的BiCMOS集成器件。
8.根据权利要求7所述的制备方法，其特征在干，PMOS器件沟道长度根据第十一步淀积的N型应变Si层厚度确定，取22 45nm，NMOS器件的沟道长度由エ艺决定，取22 .45nm。
9.根据权利要求7所述的制备方法，其特征在干，该制备方法中基于SOI衬底的BiCMOS集成器件及电路制造过程中所涉及的最高温度根据第三步到第十八步中的化学汽相淀积(CVD)エ艺温度决定，最高温度小于等于800°C。
10.根据权利要求7所述的方法，其特征在于，集电区厚度根据第一歩SOI上层Si厚度和第二步生长的Si外延层的厚度来决定，取150 250nm。
11.根据权利要求7所述的制备方法，其特征在于，基区厚度根据第三步SiGe的外延层厚度来决定，取20 60nm。
12.—种基于SOI衬底的BiCMOS集成电路的制备方法，其特征在于，包括如下步骤 步骤I，外延生长的实现方法为 (Ia)选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2,厚度为150nm，上层材料为掺杂浓度为I X IO16CnT3的N型Si，厚度为IOOnm ； (Ib)利用化学汽相淀积(CVD)的方法，在600°C，在上层Si材料上生长ー层厚度为50nm的N型外延Si层，作为集电区，该层掺杂浓度为IXlO16cnT3 ； (Ic)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长ー层厚度为20nm的SiGe层，作为基区，该层Ge组分为15%，掺杂浓度为5 X IO18CnT3 ； (Id)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长ー层厚度为IOOnm的N型Si层，作为发射区，该层掺杂浓度为IXlO17cnT3 ； 步骤2，器件深槽隔离制备的实现方法为 (2a)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积ー层厚度为200nm的SiO2 层； (2b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积ー层厚度为IOOnm的SiN 层；(2c)光刻器件间深槽隔离区域，在浅槽隔离区域干法刻蚀出深度为5μπι的深槽； (2d)利用化学汽相淀积(CVD)方法，在600°C，在深槽内填充SiO2，形成器件深槽隔离； 步骤3，集电极浅槽隔离制备的实现方法为 (3a)用湿法刻蚀掉表面的SiO2和SiN层； (3b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为200nm的SiO2 层； (3c)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为IOOnm的SiN 层； (3d)光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为ISOnm的浅槽； (3e)利用化学汽相淀积(CVD)方法，在600°C，在浅槽内填充SiO2，形成集电极浅槽隔 离； 步骤4，基极浅槽隔离制备的实现方法为 (4a)用湿法刻蚀掉表面的SiO2和SiN层； (4b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为200nm的SiO2 层； (4c)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为IOOnm的SiN 层； (4d)光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为105nm的浅槽； (4e)利用化学汽相淀积(CVD)方法，在600°C，在浅槽内填充SiO2，形成基极浅槽隔离； 步骤5，集电极与基极制备的实现方法为 (5a)用湿法刻蚀掉表面的SiO2和SiN层； (5b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为300nm的SiO2 层； (5c)光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为I X IO19CnT3,形成集电极； (5d)光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为I X IO19CnT3,形成基极； (5e)对衬底在950°C温度下，退火120s，进行杂质激活； (5f)用湿法刻蚀掉表面的SiO2层； (5g)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为300nm的SiO2 层； 步骤6，PMOS器件有源区外延材料制备的实现方法为 (6a)光刻PMOS器件有源区，用干法刻蚀方法，在PMOS器件有源区，刻蚀出深度为2.I μ m的深槽，将氧化层刻透； (6b)利用化学汽相淀积(CVD)的方法，在600°C，在深槽中选择性生长一层厚度为200nm的P型Si缓冲层，掺杂浓度I X IO15cnT3 ； (6c)利用化学汽相淀积(CVD)的方法，在600°C，在Si缓冲层上选择性生长一层厚度为I.5 μ m的P型SiGe层，Ge组分底部为0%，上层为25%的梯度分布，掺杂浓度为I X 1018cm_3 ； (6d)用化学汽相淀积(CVD)的方法，在600°C，在SiGe层上选择性生长一层Ge组分为25%，厚度为200nm的P型SiGe层，掺杂浓度为5 X IO19CnT3，作为PMOS器件的漏区； (6e)用化学汽相淀积(CVD)的方法，在600°C，在P型SiGe层上选择性生长ー层厚度为3nm的P型应变Si层，掺杂浓度为I X 1018cm_3，作为P型轻掺杂源漏结构(P-LDD)； (6f)利用化学汽相淀积(CVD )的方法，在600°C，在P型应变Si层上选择性生长ー层厚度为22nm的N型应变Si层，作为PMOS器件沟道区，掺杂浓度为5X IO16CnT3 ； (6g)用化学汽相淀积(CVD)的方法，在600°C，在N型应变Si层上选择性生长ー层厚度为3nm的P型应变Si层，掺杂浓度为I X 1018cm_3，作为P型轻掺杂源漏结构(P-LDD)；(6h)利用化学汽相淀积(CVD)的方法，在600°C，在应变Si层上选择性生长ー层厚度为200nm的Ge组分固定为25%的P型应变SiGe层，作为PMOS器件源区，掺杂浓度为5X 1019cm_3，形成PMOS器件有源区； 步骤7，NMOS器件有源区材料制备的实现方法为 (7a)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积ー层SiO2 ； (7b)光刻NMOS器件有源区，用干法刻蚀方法，在NMOS器件有源区，刻蚀出深度为I. 9um的深槽，将氧化层刻透； (7c)利用化学汽相淀积(CVD)的方法，在600°C，在NMOS器件有源区选择性生长ー层厚度为200nm的P型Si缓冲层，掺杂浓度I X IO15cnT3 ； (7d)利用化学汽相淀积(CVD)的方法，在600°C，在Si缓冲层上选择性生长ー层厚度为I.5 ii m的P型SiGe层，Ge组分梯度分布，底部为0%，顶部为25%，掺杂浓度为I X 1015cm_3 ；(7e)利用化学汽相淀积(CVD)的方法，在600°C，在SiGe层上选择性生长ー层Ge组分为25%，厚度为200nm的P型SiGe层，掺杂浓度为5 X IO16CnT3 ； (7f)利用化学汽相淀积(CVD)的方法，在600°C，在SiGe层上生长ー层厚度为IOnm的P型应变Si层，NMOS器件沟道区，掺杂浓度为5X 1016cm_3，形成NMOS器件有源区； 步骤8，PMOS器件隔离和漏沟槽制备的实现方法为 (8a)在衬底表面利用化学汽相淀积(CVD)的方法，在600°C，淀积ー SiO2层； (Sb)光刻PMOS器件源漏隔离区，利用干法刻蚀エ艺，在PMOS器件源漏隔离区刻蚀出深度为0.3 iim的浅槽； (8c)利用化学汽相淀积(CVD)方法，在600°C，在浅槽内填充SiO2，形成源漏浅槽隔离；(8d)光刻漏沟槽窗ロ，利用干法刻蚀エ艺，在PMOS器件漏区域刻蚀出深度为0. 4 ii m漏沟槽； (8e)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积掺杂浓度为I X IO2tlCnT3的P型Poly-SiJf PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区； 步骤9，PMOS器件形成的实现方法为 (9a)在衬底表面利用化学汽相淀积(CVD)的方法，在600°C，淀积ー SiO2 ； (9b)光刻栅沟槽窗ロ，利用干法刻蚀エ艺，在PMOS器件栅区域刻蚀出深度为0. 4 y m栅沟槽； (9c)利用原子层化学汽相淀积(ALCVD)方法，在300°C，在衬底表面淀积高介电常数的HfO2层，作为PMOS器件的栅介质层，厚度为6nm ； (9d)利用化学汽相淀积(CVD)方法，在600°C，在栅沟槽中淀积掺杂浓度为I X IO2tlCnT3的P型Poly-SiGe，Ge组分为30%，将PMOS器件栅沟槽填满； (9e)刻栅介质和栅Poly-SiGe，在栅沟槽中形成PMOS器件栅极和源极，最终形成PMOS器件； 步骤10，NMOS器件形成的实现方法为· (IOa)在衬底表面利用化学汽相淀积(CVD)的方法，在600°C，淀积一 SiO2层； (IOb)光刻NMOS器件有源区，利用原子层化学汽相淀积(ALCVD)方法，在300°C，在NMOS器件有源区表面淀积一层厚度为6nm的HfO2层，作为NMOS器件的栅介质； (IOc)利用化学汽相淀积(CVD)方法，在600°C，在栅介质层上淀积一层Ploy-SiGe层，Ge组分为30%，厚度为200nm，掺杂浓度为I X 102°cnT3 ； (IOd)光刻栅介质和栅Poly-SiGe,形成栅极； (IOe)利用离子注入工艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构(N-LDD )，掺杂浓度均为I X 1018cm_3 ； (IOf)利用化学汽相淀积(CVD)方法，在600°C，在NMOS器件有源区表面淀积一层3nm的SiO2层，利用干法刻蚀工艺，刻蚀掉表面的SiO2层，在Ploy-SiGe侧壁保留下SiO2形成栅侧墙； (IOg)利用离子注入工艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件有源区的掺杂浓度达到I X IO20Cm-3,最终形成NMOS器件； 步骤11，构成BiCMOS集成电路的实现方法为 (Ila)在衬底表面利用化学汽相淀积(CVD)的方法，在600°C，淀积一 SiO2层； (Ilb)光刻引线孔； (Ilc)在衬底表面派射一层金属钛(Ti),合金； (Ild)光刻引线，形成MOS器件漏极、源极、栅极，以及双极晶体管发射极、基极、集电极金属引线，构成基区厚度为20nm，集电区厚度为150nm，M0S导电沟道为22nm的基于SOI衬底的BiCMOS集成器件及电路。
全文摘要
本发明公开了一种基于SOI衬底的BiCMOS集成器件及制备方法，首先在SOI衬底上连续生长N-Si、P-SiGe、N-Si层，淀积介质层，制备集电区浅槽隔离和基区浅槽隔离，光刻集电区并磷离子注入，形成集电极接触区，光刻基区并硼离子注入，形成基极接触区，形成SiGe HBT器件；光刻NMOS和PMOS器件有源区沟槽，在有源区沟槽中分别连续生长Si缓冲层、渐变SiGe层、固定组分SiGe层、N型应变Si沟道层和Si缓冲层、渐变SiGe层、固定组分SiGe层、应变Si P-LDD层、应变Si沟道层、应变Si P-LDD层等，制备PMOS器件漏极和栅极，形成PMOS器件；制备NMOS器件栅介质层和栅多晶，形成NMOS器件，构成BiCMOS集成器件及电路。本发明充分利用了应变Si材料迁移率各向异性的特点，在600～800℃，制备出了性能增强BiCMOS集成电路。
文档编号H01L21/84GK102738175SQ201210244139
公开日2012年10月17日 申请日期2012年7月16日 优先权日2012年7月16日
发明者吕懿, 宋建军, 宣荣喜, 张鹤鸣, 王海栋, 胡辉勇, 舒斌, 郝跃 申请人:西安电子科技大学