Nmos晶体管、cmos晶体管及两者的制作方法
【专利摘要】本发明公开了一种NMOS晶体管、CMOS晶体管及两者的制作方法。其中，所述NMOS晶体管的制作方法包括：提供半导体衬底；在所述半导体衬底上形成栅极结构，以及在栅极结构两侧形成源极和漏极；形成张应力层，所述张应力层覆盖所述栅极结构和所述半导体衬底；去除覆盖在所述栅极结构上方和栅极结构两侧的至少部分的张应力层；在栅极结构两侧被去除所述张应力层处形成压应力层。通过把NMOS晶体管侧墙位置处的张应力层换成压应力层，除去了侧墙位置处的张应力层对NMOS晶体管的带来的负面影响，并且侧墙位置处的压应力层可以对衬底产生直接的压力，迫使沟道产生与受到的压力方向垂直的张力，进一步提高NMOS晶体管中电子的迁移率。
【专利说明】NMOS晶体管、CMOS晶体管及两者的制作方法
【技术领域】
[0001]本发明涉及半导体制作领域，尤其涉及一种NMOS晶体管及其制作方法、CMOS晶体管及其制作方法。
【背景技术】
[0002]随着集成电路制造技术的发展，集成电路的特征尺寸不断减小；在此发展进程中，为了不对半导体器件造成损害，势必要将集成电路的工作电压也相应的不断减小。然而，为了保证集成电路在较小的工作电压下能够保持较好的性能，目前通常采用的办法是将应力施加于MOS晶体管上，从而引起晶格应变，以提闻载流子(电子或者空穴)的迁移率。对MOS晶体管施加应力的技术有很多种，比如:应力记忆技术(Stress memorizationtechnique, SMT)、双应力层(Dual stress liners,DSL)、应力接近技术(Stress proximitytechnique, SPT)、植入SiGe或SiC (eSiGe/eSiC)形成应力衬垫层等，相关对CMOS晶体管施加应力的信息可以参考公布号为CN101924107A的中国发明申请。
[0003]但是，在现有的方式中，对MOS晶体管性能的改善仍不能满足对于晶体管较高运转速度的需求。因此，有必要提供一种能够进一步增加沟道的电荷载流子迁移率的MOS晶体管。
【发明内容】
[0004]本发明解决的问题是现有技术中对MOS晶体管施加应力的技术仍不能满足晶体管需要有较高运转速度的需求。
[0005]为解决上述问题，本发明的技术方案提供了一种NMOS晶体管的制作方法，包括:
[0006]提供半导体衬底；
[0007]在所述半导体衬底上形成栅极结构，在栅极结构两侧的半导体衬底内形成源极和漏极；
[0008]形成张应力层，所述张应力层覆盖所述栅极结构的侧面、上表面和所述半导体衬底；
[0009]去除覆盖在所述栅极结构上表面的张应力层；
[0010]去除栅极结构侧面的至少部分的张应力层，栅极结构侧面的张应力层被去除至不低于栅极结构两侧的半导体衬底上的张应力层的高度；
[0011]在栅极结构侧面被去除所述张应力层处形成压应力层。
[0012]可选的，源极和漏极形成之前，所形成的所述栅极结构为虚拟栅极，其包括高k介质层与伪栅材料层；在去除覆盖在所述栅极结构上表面的张应力层之后，还包括进行去除所述伪栅材料层以形成缺口，在所述缺口中填充功函数金属层，以形成高k金属栅的步骤。
[0013]可选的，所述栅极结构为多个；形成张应力层覆盖所述栅极之后，去除覆盖在所述栅极结构上表面和栅极结构的侧面的张应力层之前，还包括在所述张应力层上形成介质层，以填满所述多个栅极结构之间的空间。[0014]可选的，在所述张应力层上形成介质层之后采用化学机械研磨的方式进行全局平坦化，所述化学机械研磨进行至露出所述栅极结构以去除栅极结构上表面的张应力层。
[0015]可选的，在所述化学机械研磨进行至露出所述栅极结构之后，利用刻蚀工艺去除栅极结构侧面的至少部分张应力层。
[0016]可选的，所述栅极结构包括栅极绝缘层和栅材料层，其中，所述栅极绝缘层为氧化硅，所述栅材料层为多晶硅。
[0017]可选的，在所述形成张应力层的步骤之前，在所述源极和漏极的表面还形成有自对准金属硅化物。
[0018]本发明的技术方案还提供了一种CMOS晶体管的制作方法，包括:
[0019]提供半导体衬底，所述半导体衬底上具有至少两个栅极结构，分布在NMOS晶体管区域和PMOS晶体管区域；
[0020]在所述半导体衬底表面和栅极结构的上表面以及侧面形成张应力层；
[0021]去除所述栅极结构上表面的张应力层；
[0022]去除NMOS晶体管区域的栅极结构侧面处部分张应力层和PMOS晶体管区域的栅极结构侧面处的张应力层；其中，在NMOS晶体管区域，张应力层被去除至不低于栅极结构两侧的半导体衬底上的张应力层的高度；在？105晶体管区域，张应力层被去除至露出PMOS晶体管区域的栅极结构两侧的半导体衬底；
[0023]在NMOS晶体管区域和PMOS晶体管区域的栅极结构侧面去除张应力层处填充压应力层。
[0024]可选的，张应力层形成之前，所形成的所述栅极结构为虚拟栅极，包括高k介质层与伪栅材料层；在去除覆盖在所述栅极结构上表面的张应力层之后，还包括进行去除所述伪栅材料层以形成缺口，在所述缺口中填充功函数金属层，以形成高k金属栅的步骤。
[0025]可选的，所述栅极结构为多个；在所述形成张应力层之后，去除所述栅极结构上表面和栅极结构侧面的张应力层之前，还包括在所述张应力层上形成介质层，以填满所述多个栅极结构之间的空间。
[0026]可选的，在所述张应力层上形成介质层之后采用化学机械研磨的方式进行全局平坦化，所述化学机械研磨进行至露出所述栅极结构以去除栅极结构上表面的张应力层。
[0027]可选的，所述栅极结构包括栅极绝缘层和栅材料层，其中，所述栅极绝缘层为氧化硅，所述栅材料层为多晶硅。
[0028]可选的，在所述形成张应力层的步骤之前，还包括在所述源极和漏极的表面形成有自对准金属硅化物。
[0029]本发明的技术方案还提供了一种NMOS晶体管，包括:
[0030]形成在半导体衬底上的栅极结构和位于所述栅极结构两侧的半导体衬底中的源漏区；
[0031]覆盖所述栅极结构以及栅极结构两侧的半导体衬底的压应力层和张应力层，其中，所述张应力层覆盖栅极结构两侧的半导体衬底，以及栅极结构侧面自底部开始的一段高度，所述压应力层覆盖剩余高度的所述栅极结构侧面，并高于栅极结构两侧的半导体衬底上的张应力层的高度。
[0032]本发明的技术方案还提供了一种CMOS晶体管，包括:[0033]形成在半导体衬底上的栅极结构和位于所述栅极结构两侧的半导体衬底中的源漏区，所述半导体衬底包括NMOS晶体管区域和PMOS晶体管区域；
[0034]覆盖所述栅极结构以及栅极结构两侧的半导体衬底的压应力层和张应力层，其中，在NMOS晶体管区域，所述张应力层覆盖栅极结构两侧的半导体衬底，以及栅极结构侧面自底部开始的一段高度，所述压应力层覆盖剩余高度的所述栅极结构侧面；在？103晶体管区域，所述张应力层覆盖栅极结构两侧的半导体衬底，所述压应力层覆盖所述栅极结构的侧面，且覆盖到所述半导体衬底的表面。
[0035]与现有技术相比，本发明技术方案具有以下优点:
[0036]本发明技术方案把NMOS晶体管侧墙位置处的张应力层换成压应力层，除去了侧墙位置处的张应力层对NMOS晶体管的带来的负面影响，并且侧墙位置处的压应力层可以对衬底产生直接的压力，迫使沟道产生与受到的压力方向垂直的张力，进一步提高NMOS晶体管中电子的迁移率。
【专利附图】
【附图说明】
[0037]图1是现有的一种具有闻K金属棚的NMOS晶体管的结构不意图；
[0038]图2至图10是本发明的实施例一提供的具有高k金属栅的NMOS晶体管的制作过程的示意图。
[0039]图11是本发明的实施例三提供的具有高k金属栅的CMOS晶体管的制作过程的示意图。
【具体实施方式】
[0040]在高K金属栅极(HKMG)的MOS晶体管的制作过程中，对MOS晶体管的沟道施加应力的一种方式如下所示:首先在半导体器件中形成高K栅介质层、位于高K栅介质层之上的多晶娃虚拟栅极(du_y poly gate);然后沉积一层或多层介质层覆盖住所述多晶娃虚拟栅极，利用化学机械抛光(CMP)工艺进行平坦化处理直至露出多晶硅虚拟栅极；去除多晶硅虚拟栅极，同时在多晶硅虚拟栅极所在位置形成沟槽，再沉积金属层以使金属层填充所述沟槽，这样由金属层构成的金属栅极可以替代多晶硅虚拟栅极，高K栅介质层与金属层一起形成金属栅。其中，在平坦化处理之前沉积的多层介质层中包括接触孔刻蚀停止层(Contact etch stop layers, CESL)和层间介质层,所述CESL作为刻蚀层间介质层形成接触孔时的刻蚀停止层。CESL的材质一般为氮化硅，质地较硬。其能够对其覆盖的半导体器件产生张应力或者压应力，产生应力的类型具体由形成氮化硅的沉积工艺中的工艺条件所决定。所以，这一层氮化硅除了作为CESL，一般还作为对MOS晶体管施加应力的应力层。一般的，NMOS晶体管中所述CESL为张应力层，PMOS晶体管中所述CESL为压应力层。
[0041]类似的，也可以对一般的多晶硅栅极的MOS晶体管采取在栅极和半导体衬底上沉积应力层来对沟道施加应力而提高MOS晶体管的效能。其中，NMOS晶体管中所述CESL为张应力层，PMOS晶体管中所述CESL为压应力层。
[0042]如图1所示的MOS晶体管3，其具有位于半导体衬底200中的源极S、漏极D和位于源极S和漏极D之间的半导体衬底200上的栅极G，在半导体衬底200和栅极G上覆盖有可作为CESL的应力层300，对于NMOS晶体管来说，所述应力层300为张应力层，对于PMOS晶体管来说，所述应力层300为压应力层。而发明人发现，对于沟道长度为20nnTl00nm的短沟道的器件，所述应力层300位于半导体衬底200上的底部部分301、位于栅极G侧墙位置处的侧壁部分302和位于栅极顶部的顶部部分303这三部分对沟道产生的应力的效果是各自不同的。其中，NMOS晶体管中底部部分301的张应力层对沟道直接起到张应力的作用，能提高NMOS晶体管沟道中电子的载流子迁移率，顶部部分303的张应力层对沟道没有直接的效果，甚至具有部分相反的效果，而侧壁部分302的张应力层是对沟道起到压应力的作用，会减弱NMOS晶体管沟道中电子的载流子迁移率。PMOS晶体管中底部部分301的压应力层和顶部部分303的压应力层对沟道没有直接的效果，甚至具有相反的效果，侧墙位置处的压应力层对沟道直接起到压应力的作用，能显著提高PMOS晶体管沟道中空穴的载流子迁移率。由此，发明人认识到:对于NMOS晶体管来说，处于栅极G侧墙位置处的侧壁部分302的张应力层不仅不能起到提高NMOS晶体管沟道性能的效果，还产生了反效果；而处于栅极顶部的顶部部分303的张应力层对于提高NMOS晶体管的效能没有什么影响。而对于PMOS晶体管来说，除了处于栅极G侧墙位置处的侧壁部分302的压应力层对PMOS晶体管的效能提高具有显著影响，另外两个位置处的压应力层对PMOS晶体管的效能没有直接影响。
[0043]基于上述认识，本发明的发明人提出把NMOS晶体管栅极顶部的张应力层去除，再将侧墙位置处的部分张应力层换成压应力层，这样侧墙处的压应力层可以对衬底产生直接的压力，迫使沟道产生与受到的压力方向垂直的张力。
[0044]对于制作CMOS晶体管来说，可以在NMOS晶体管和PMOS晶体管区域都沉积张应力层，然后去除NMOS晶体管和PMOS晶体管栅极顶部的张应力层，再把NMOS晶体管侧墙位置处的部分张应力层换成压应力层，把PMOS晶体管侧墙位置处的所有张应力层换成压应力层。这样，与原本分别在NMOS晶体管形成张应力层和在PMOS晶体管形成压应力层的制作CMOS晶体管的工艺相比，本发明提供的方案不仅可以提高晶体管的效能，还可以简化制作具有应力层的CMOS晶体管的工艺流程，节省成本。
[0045]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。
[0046]在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
[0047]实施例一
[0048]本实施例中，以具有高k金属栅的NMOS晶体管为例，详细阐述本发明的构思。
[0049]如图2所示，提供半导体衬底100，在所述半导体衬底100上形成NMOS晶体管的源极S、漏极D和栅极结构，以及覆盖在栅极结构和所述半导体衬底100上的张应力层103。
[0050]本实施例中，所述半导体衬底可以为P型轻掺杂的半导体衬底，或者具有P阱的半导体衬底。所述源极S、漏极D和栅极结构形成在P阱或P型轻掺杂的区域内。
[0051]在本实施例的本步骤中，所述栅极结构为虚拟栅极，其中，所述栅极绝缘层101为高k介质层，所述伪栅材料层104为多晶硅。所述伪栅材料层在本步骤中是按照形成高K金属栅的后栅工艺的需要预先形成的多晶硅层，其在后续工艺中会被去除，然后再填上新的功函数金属层作为栅极材料，形成NMOS晶体管真正的栅极。
[0052]所述源极S、漏极D为位于所述栅极结构两侧的半导体衬底100中的N型高浓度掺杂区。
[0053]所述张应力层103的材质为氮化硅，其作用有两种:一是在后续工艺中刻蚀层间介质层形成接触孔时，作为接触孔刻蚀停止层(Contact etch stoplayers, CESL);另一个作用是对匪OS晶体管的沟道提供张应力。
[0054]其中，在源极S、漏极D上还具有采用自对准工艺形成的金属硅化物(未图示)，所述金属硅化物为NiSi或NiPtSi，在金属硅化物NiPtSi中，Pt所占质量百分比为5?10%。所述金属硅化物的作用是减少在最终形成好的NMOS晶体管中，源极S、漏极D和接触孔之间的接触电阻。在本实施例中，所述自对准金属硅化物形成在张应力层103覆盖之前。这样，可以使张应力层103以及后续形成的应力层保留在NMOS晶体管表面，维持对晶体管的沟道施加应力。本实施例中提供应力层的方式不同于现有技术中的应力记忆技术，应力记忆技术是通过在形成好应力层之后进行退火的方式使得应力被记忆在衬底中，在退火的过程中，衬底中的硅等会膨胀，而应力层会束缚衬底表面的硅的膨胀，保持和应力层相似的晶格结构，这样应力层中的应力被记忆在衬底中，而对沟道产生应力。然后，再把应力层去掉。应力层去除后才会进行形成自对准金属硅化物、形成层间介质等需要对衬底直接处理的工艺步骤。而本实施例中，可以通过保留应力层来对沟道施加应力，这样就不需要通过退火这一步就可以使得应力可以被施加在沟道上，这样可以避免退火使得源极S、漏极D等衬底中的离子掺杂区中的杂质扩散而带来的不良的影响以及避免退火带来的对金属硅化物的带来的影响。同时，由于不需要去除应力层，还可以避免去除应力层时对金属硅化物表面阻值的影响。
[0055]接下来，如图3所示，在张应力层103的表面形成层间介质层105。
[0056]图中所示仅为一个栅极结构，但是本领域的技术人员能够想象的是，在整个半导体工艺的过程中，涉及到位于同一半导体基底上的若干个栅极结构。在经过上一步骤中形成张应力层103之后，在栅极结构和栅极结构之间的张应力层103会形成有凹陷。为了使得全局平坦化，在所述张应力层103表面再形成一层层间介质层105，以填满栅极结构和栅极结构之间的空间，直至所述层间介质层105的表面至少超过栅极结构表面。
[0057]所述层间介质层105为氧化硅或低介电常数材料等层间介质层常用的材质，形成方式可以为沉积或者旋涂。
[0058]接下来，如图4所示，去除栅极结构表面的层间介质层105和张应力层103。
[0059]本实施例中，去除栅极表面的层间介质层105和张应力层103的方式为化学机械研磨，所述化学机械研磨进行至露出伪栅材料层104停止。这样，在栅极结构上的层间介质层105和张应力层103被去除了，但是其它区域的层间介质层105和张应力层103依然有保留。
[0060]接下来，如图5所示，去除栅极结构中如图4所示的伪栅材料层104，在其原来所在的位置形成缺口 20。
[0061]由于前一步骤中，通过化学机械研磨去除了栅极结构表面的介质层104和张应力层103，暴露出了伪栅材料层104。在本步骤中，可以直接通过湿法刻蚀去除暴露出来的伪栅材料层104。在本实施例中，前述栅极结构为虚拟栅极，为的是按照后栅工艺形成高k金属栅。本步骤中去除伪栅材料层104的目的是为后续工艺中在伪栅材料层104处形成金属栅。[0062]接下来，如图6所示，沉积一 NMOS功函数金属层106，在缺口 20内形成一 NMOS功函数金属层106，以形成金属栅极。所述NMOS功函数金属层106的形成方法为沉积或者电镀。
[0063]接下来，如图7所示，去除金属栅极侧墙处的部分张应力层103，在金属栅极两侧分别形成沟槽7。去除的方法为刻蚀，所述刻蚀维持在使得沟槽7的底部不低于位于半导体衬底上的张应力层103的水平高度。在后续工艺中，所述沟槽7内会填充与张应力层103应力类型不同的压应力层，若刻蚀进行至低于半导体衬底上的张应力层103的水平高度，会使得后续填充的压应力层会施加不期望有的压力给沟道。
[0064]接下来，如图8所示，在沟槽7 (参见图7)中填充压应力层107，所述压应力层107的材质可以为氮化硅，其产生的应力类型可以由形成工艺的参数和手段来控制。所述形成方式可以为沉积。本领域技术人员能够想象的是，所述沉积结束后，不仅在沟槽7中填充满了压应力层107，还在层间介质层105的表面有形成压应力层107。为了避免形成在层间介质层105表面的压应力层107对下面的层间介质层105施加压应力，对NMOS晶体管产生不必要的影响，还需要通过化学机械研磨去除所述层间介质层105表面的压应力层，只留下恰好填平沟槽7的压应力层107。
[0065]接下来，如图9所示，再沉积形成层间介质层108，然后在源极S或/和漏极D和金属栅极的上方形成接触孔22、23，填充金属以形成金属连接220、230，形成的结构如图10所示。所形成的上述结构包括:
[0066]形成在半导体衬底100上的栅极结构和位于所述栅极结构两侧的半导体衬底中的源区S和漏区D，所述栅极结构由栅介质层101和栅极材料层106构成；
[0067]覆盖所述栅极结构以及栅极结构两侧的半导体衬底的应力层103和107，其中，压应力层107位于所述栅极结构的两侧，栅极结构两侧的半导体衬底上为张应力层103，所述压应力层107不低于栅极结构两侧的半导体衬底上的张应力层的水平高度。
[0068]在所述栅极结构之间具有层间介质层105，以及栅极结构上具有层间介质层108。
[0069]所述NMOS晶体管的源区S或漏区D、栅极结构上也还可以引出有实现与其它半导体器件实现电连接的金属连接230或220。
[0070]实施例二
[0071]本实施例中，以普通的NMOS晶体管为例。其中,本实施例中,所述栅极结构为MOS晶体管的栅极，包括栅极绝缘层和栅材料层，所述栅极绝缘层为氧化硅，所述栅材料层为多晶硅。在后续工艺中，不需要进行去除栅材料层再填入金属栅的步骤。其它的工艺操作与步骤与实施例一类似。
[0072]具体的，本实施例中制作NMOS晶体管的方法包括:
[0073]提供半导体衬底，在所述半导体衬底内形成NMOS晶体管的源极、漏极，在所述半导体衬底上形成栅极结构，以及覆盖在栅极结构和所述半导体衬底上的张应力层；
[0074]在张应力层的表面形成层间介质层，以填充栅极结构之间的空间；
[0075]去除栅极结构上方的层间介质层和张应力层；
[0076]去除栅极结构两侧墙表面的部分张应力层，在栅极结构两侧分别形成沟槽；
[0077]在沟槽中填充压应力层，所述压应力层的材质可以为氮化硅，其产生的应力类型可以由形成工艺的参数和手段来控制；[0078]再沉积形成层间介质层，然后在源极或/和漏极和金属栅极的上方形成接触孔，填充金属以形成金属连接。
[0079]实施例三
[0080]本实施例中以形成CMOS晶体管为例，其中，所述CMOS晶体管为NMOS晶体管和PMOS晶体管构成，所述NMOS晶体管和PMOS晶体管可以为高k金属栅晶体管，也可以为常规多晶硅栅极的晶体管。在制作过程中，可在NMOS晶体管和PMOS晶体管的栅极形成好之后，统一进行张应力层的沉积；然后类似实施例一或实施例二，进行化学机械研磨将栅极表面的张应力层去除；然后分别制作NMOS晶体管和PMOS晶体管，在制作NMOS晶体管时，和实施例一或实施例二的方式中一样，部分去除所述栅极侧面的张应力层，同时在栅极结构两侧分别形成沟槽；在制作PMOS晶体管时，去除所述栅极侧面的所有张应力层，同时在栅极结构两侧分别形成底部暴露半导体衬底的沟槽；然后一起在NMOS晶体管和PMOS晶体管的栅极结构两侧的沟槽中填充入压应力层。最终形成CMOS的结构如图11所示，包括:
[0081]形成在半导体衬底100上的栅极结构和位于所述栅极结构两侧的半导体衬底中的源区S和漏区D，所述半导体衬底100包括NMOS晶体管区域和PMOS晶体管区域，所述栅极结构由栅介质层101和栅极材料层106构成；
[0082]覆盖所述栅极结构以及栅极结构两侧的半导体衬底的应力层103和107，其中，在NMOS晶体管区域，压应力层107位于所述栅极结构的两侧面，栅极结构两侧的半导体衬底上为张应力层103，所述压应力层107不低于栅极结构两侧的半导体衬底上的张应力层的水平高度；在？103晶体管区域，压应力层107覆盖所述栅极结构的侧面，并覆盖到所述半导体衬底100表面，除了压应力层107所在处的半导体衬底100上为张应力层103。
[0083]在所述栅极结构之间具有层间介质层105，以及栅极结构上具有层间介质层108。
[0084]所述NMOS晶体管的源区S或漏区D、栅极结构上也还可以引出有实现与其它半导体器件实现电连接的接触孔230或220。
[0085]以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
[0086]虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【权利要求】
1.一种NMOS晶体管的制作方法，其特征在于，包括: 提供半导体衬底； 在所述半导体衬底上形成栅极结构，在栅极结构两侧的半导体衬底内形成源极和漏极； 形成张应力层，所述张应力层覆盖所述栅极结构的侧面、上表面和所述半导体衬底； 去除覆盖在所述栅极结构上表面的张应力层； 去除栅极结构侧面的至少部分的张应力层，栅极结构侧面的张应力层被去除至不低于栅极结构两侧的半导体衬底上的张应力层的高度； 在栅极结构侧面被去除所述张应力层处形成压应力层。
2.如权利要求1所述的制作方法，其特征在于，源极和漏极形成之前，所形成的所述栅极结构为虚拟栅极，其包括高k介质层与伪栅材料层；在去除覆盖在所述栅极结构上表面的张应力层之后，还包括去除所述伪栅材料层以形成缺口，在所述缺口中填充功函数金属层，以形成高k金属栅的步骤。
3.如权利要求1所述的制作方法，其特征在于，所述栅极结构为多个；形成张应力层覆盖所述栅极结构之后，去除覆盖在所述栅极结构上表面和栅极结构侧面的张应力层之前，还包括在所述张应力层上形成介质层，以填满所述多个栅极结构之间的空间的步骤。
4.如权利要求3所述的制作方法，其特征在于，在所述张应力层上形成介质层之后采用化学机械研磨的方式进行全局平坦化，所述化学机械研磨进行至露出所述栅极结构以去除栅极结构上表面的张应力层。·
5.如权利要求4所述的制作方法，其特征在于，在所述化学机械研磨进行至露出所述栅极结构之后，利用刻蚀工艺去除栅极结构侧面的至少部分张应力层。
6.如权利要求1所述的制作方法，其特征在于，所述栅极结构包括栅极绝缘层和栅材料层，其中，所述栅极绝缘层为氧化硅，所述栅材料层为多晶硅。
7.如权利要求1所述的制作方法，其特征在于，在所述形成张应力层的步骤之前，在所述源极和漏极的表面形成自对准金属硅化物。
8.—种CMOS晶体管的制作方法，其特征在于，包括: 提供半导体衬底，所述半导体衬底上具有至少两个栅极结构，分布在NMOS晶体管区域和PMOS晶体管区域； 在所述半导体衬底表面和栅极结构的上表面以及侧面形成张应力层； 去除所述栅极结构上表面的张应力层； 去除NMOS晶体管区域的栅极结构侧面处的部分张应力层和PMOS晶体管区域的栅极结构侧面处的张应力层；其中，在NMOS晶体管区域，张应力层被去除至不低于栅极结构两侧的半导体衬底上的张应力层的高度；在？105晶体管区域，张应力层被去除至露出PMOS晶体管区域的栅极结构两侧的半导体衬底； 在NMOS晶体管区域和PMOS晶体管区域的栅极结构侧面去除张应力层处填充压应力层。
9.如权利要求8所述的制作方法，其特征在于，张应力层形成之前，所形成的所述栅极结构为虚拟栅极，包括高k介质层与伪栅材料层；在去除覆盖在所述栅极结构上表面的张应力层之后，还包括去除所述伪栅材料层以形成缺口，在所述缺口中填充功函数金属层，以形成高k金属栅的步骤。
10.如权利要求8所述的制作方法，其特征在于，所述栅极结构为多个；在所述形成张应力层之后，去除所述栅极结构上表面和栅极结构侧面的张应力层之前，还包括在所述张应力层上形成介质层，以填满所述多个栅极结构之间的空间。
11.如权利要求10所述的制作方法，其特征在于，在所述张应力层上形成介质层之后采用化学机械研磨的方式进行全局平坦化，所述化学机械研磨进行至露出所述栅极结构以去除栅极结构上表面的张应力层。
12.如权利要求11所述的制作方法，其特征在于，所述栅极结构包括栅极绝缘层和栅材料层，其中，所述栅极绝缘层为氧化硅，所述栅材料层为多晶硅。
13.如权利要求11所述的制作方法，其特征在于，在所述形成张应力层的步骤之前，在所述源极和漏极的表面形成有自对准金属硅化物。
14.一种NMOS晶体管，其特征在于，包括: 形成在半导体衬底上的栅极结构和位于所述栅极结构两侧的半导体衬底的源漏区； 覆盖所述栅极结构以及栅极结构两侧的半导体衬底的压应力层和张应力层，其中，所述张应力层覆盖栅极结构两侧的半导体衬底，以及栅极结构侧面自底部开始的一段高度，所述压应力层覆盖剩余高度的所述栅极结构侧面，并高于栅极结构两侧的半导体衬底上的张应力层的高度。
15.—种CMOS晶体管，其特征在于，包括: 形成在半导体衬底上的栅极结构和位于所述栅极结构两侧的半导体衬底中的源漏区，所述半导体衬底包括NMOS晶体管区域和PMOS晶体管区域； 覆盖所述栅极结构以及栅极结构两侧的半导体衬底的压应力层和张应力层，其中，在NMOS晶体管区域，所述张应力层覆盖栅极结构两侧的半导体衬底，以及栅极结构侧面自底部开始的一段高度，所述压应力层覆盖剩余高度的所述栅极结构侧面；在？103晶体管区域，所述张应力层覆盖栅极结构两侧的半导体衬底，所述压应力层覆盖所述栅极结构的侧面，且覆盖到所述半导体衬底的表面。
【文档编号】H01L21/8238GK103855024SQ201210516327
【公开日】2014年6月11日 申请日期:2012年12月5日 优先权日:2012年12月5日
【发明者】韩秋华 申请人:中芯国际集成电路制造(上海)有限公司