半导体衬底的制作方法、半导体衬底以及高压晶体管的制作方法
【专利摘要】本发明提供了一种半导体衬底的制作方法、半导体衬底以及高压晶体管，所述高压晶体管制作在带有绝缘层的半导体衬底的表面，所述半导体衬底包括支撑衬底、支撑衬底表面的绝缘埋层以及绝缘埋层表面的器件层，所述高压晶体管形成在器件层的表面，所述支撑衬底中包括一辅助耗尽层，所述辅助耗尽层由P型半导体层和N型半导体层交替堆叠构成。本发明的优点在于，通过在支撑衬底中设置由P型半导体层和N型半导体层交替堆叠构成的辅助耗尽层，可以有效地抑制衬底辅助耗尽效应，提高器件耐压能力。
【专利说明】半导体衬底的制作方法、半导体衬底以及高压晶体管
【技术领域】
[0001]本发明涉及半导体器件领域，尤其涉及一种半导体衬底的制作方法、半导体衬底以及高压晶体管。
【背景技术】
[0002]功率集成电路有时也称高压集成电路，是现代电子学的重要分支，可为各种功率变换和能源处理装置提供高速、高集成度、低功耗和抗辐照的新型电路，广泛应用于电力控制系统、汽车电子、显示器件驱动、通信和照明等日常消费领域以及国防、航天等诸多重要领域。其应用范围的迅速扩大，对其核心部分的高压器件也提出了更高的要求。
[0003]对功率晶体管而言，在保证击穿电压的前提下，必须尽可能地降低器件的导通电阻来提高器件性能。但击穿电压和导通电阻之间存在所谓“硅限”。为了解决这一矛盾，前人提出了基于三维RESURF技术的漂移区由P、N柱相间构成的超结结构用于优化高压器件的漂移区电场分布。该技术的理论基础是电荷补偿理论，当漂移区施加电压达到一定值时，漂移区达到完全耗尽，电场分布更加均匀，提高了器件的抗击穿能力。在保证击穿电压不变的前提下，可以大幅提高漂移区的掺杂浓度，减小导通电阻。超结结构的提出打破了传统功率MOSFET器件的“硅极限”。
[0004]超结结构最初应用于VDMOS器件，后来扩展到LDMOS器件。横向结构更有利于新一代的高密度功率集成应用，是当代功率器件研究的热点。但是超结结构用于SOI衬底的横向器件时，由于“支撑衬底-埋氧层-顶层硅”电容结构的存在，使得衬底参与超结柱区的耗尽，导致出现所谓的“衬底辅助耗尽效应”，而且耗尽层的宽度在器件的漏端到源端方向的不同位置不等，这就带来了漂移区电场分布不均的问题，严重影响了器件耐压，降低了工艺容差性。
[0005]目前形成η沟横向超结结构，主要是多次离子注入在η型漂移区中形成柱状P区。缓减衬底辅助耗尽效应也提出多种方法，如额外增加η型层，采用蓝宝石衬底或刻蚀衬底
坐寸ο
【发明内容】
[0006]本发明所要解决的技术问题是，提供一种带有绝缘埋层衬底上的高压晶体管，能够有效地抑制衬底辅助耗尽效应。
[0007]为了解决上述问题，本发明提供了一种半导体衬底的制作方法，包括如下步骤:提供支撑衬底，所述支撑衬底由具有第一导电类型的半导体材料构成；在支撑衬底表面形成沟槽；在在所述沟槽内填充具有第二导电类型的半导体材料，形成由第一导电类型半导体层和第二导电类型半导体层沿着平行于支撑衬底表面的方向交替堆叠构成的辅助耗尽层；在辅助耗尽层的表面上继续形成绝缘层；在所述绝缘层表面形成器件层。
[0008]可选的，在形成绝缘层之前，进一步包括对所述支撑衬底具有沟槽的表面进行平坦化的步骤。[0009]本发明还提供了一种半导体衬底的制作方法，包括如下步骤:提供支撑衬底，所述支撑衬底由具有第一导电类型的半导体材料构成；在支撑衬底表面循环生长具有第二导电类型和第一导电类型的半导体层，循环次数至少为一次，以形成由第一导电类型半导体层和第二导电类型半导体层沿着垂直于支撑衬底表面的方向交替堆叠构成的辅助耗尽层；在辅助耗尽层的表面上继续形成绝缘层；在所述绝缘层表面形成器件层。
[0010]本发明进一步提供了一种半导体衬底，包括支撑衬底、支撑衬底表面的绝缘埋层以及绝缘埋层表面的器件层，所述支撑衬底中包括一辅助耗尽层，所述辅助耗尽层由P型半导体层和N型半导体层交替堆叠构成。
[0011]可选的，所述P型半导体层和N型半导体层沿着平行于衬底表面的方向堆叠。
[0012]可选的，所述P型半导体层和N型半导体层沿着垂直于衬底表面的方向堆叠。
[0013]可选的，所述辅助耗尽层中至少包括彼此交替堆叠设置的两层P型半导体层和两层N型半导体层。
[0014]本发明进一步提供了一种高压晶体管，形成于带有绝缘埋层的半导体衬底表面，所述半导体衬底包括支撑衬底、支撑衬底表面的绝缘埋层以及绝缘埋层表面的器件层，所述高压晶体管形成在器件层的表面，其特征在于，所述支撑衬底中包括一辅助耗尽层，所述辅助耗尽层由P型半导体层和N型半导体层交替堆叠构成。
[0015]可选的，所述P型半导体层和N型半导体层沿着平行于衬底表面的方向堆叠，所述辅助耗尽层设置在与所述高压晶体管的漂移区对应的支撑衬底中。
[0016]本发明的优点在于，通过在支撑衬底中设置由P型半导体层和N型半导体层交替堆叠构成的辅助耗尽层，可以有效地抑制衬底辅助耗尽效应，提高器件耐压能力。
【专利附图】
【附图说明】
[0017]附图1所示是本发明第一【具体实施方式】所述方法的实施步骤示意图。
[0018]附图2A至附图2E所示是本发明第一【具体实施方式】的工艺示意图。
[0019]附图3所示是采用第一【具体实施方式】所获得的半导体衬底制作器件后的结构示意图。
[0020]附图4所示是本发明第二【具体实施方式】所述方法的实施步骤示意图。
[0021]附图5A至附图所示是本发明第二【具体实施方式】的工艺示意图。
[0022]附图6所示是采用第二【具体实施方式】所获得的半导体衬底制作器件后的结构示意图。
【具体实施方式】
[0023]下面结合附图对本发明提供的带有绝缘埋层衬底上的高压晶体管的【具体实施方式】做详细说明。
[0024]首先结合附图给出本发明所述方法的第一【具体实施方式】。
[0025]附图1所示是本【具体实施方式】所述方法的实施步骤示意图，包括:步骤S10，提供支撑衬底，所述支撑衬底由具有第一导电类型的半导体材料构成；步骤S11，在支撑衬底表面形成沟槽；步骤S12，在所述沟槽内填充具有第二导电类型的半导体材料，形成由第一导电类型半导体层和第二导电类型半导体层沿着平行于支撑衬底表面的方向交替堆叠构成的辅助耗尽层；步骤S13，在辅助耗尽层的表面上继续形成绝缘层；步骤S14，在所述绝缘层表面形成器件层。
[0026]附图2A至附图2E所示是本【具体实施方式】的工艺示意图。
[0027]附图2A所示，参考步骤S10，提供支撑衬底230，所述支撑衬底由具有第一导电类型的半导体材料构成。所述支撑衬底230的材料例如可以是单晶硅，所述第一导电类型可以是N型或者P型。
[0028]附图2B所示，参考步骤SI I，在支撑衬底230表面形成沟槽240。形成沟槽240的方法例如可以是通过光刻和刻蚀的方法。
[0029]附图2C所示，参考步骤S12，在所述沟槽240内填充具有第二导电类型的半导体材料，形成由第一导电类型半导体层2311和第二导电类型半导体层2312沿着平行于支撑衬底230表面的方向交替堆叠构成的辅助耗尽层231。所述第二导电类型的半导体材料可以是单晶硅等材料，可以与支撑衬底230的材料相同或者不同，并优选为相同。填充可以选用外延工艺实现。
[0030]附图2D所示，参考步骤S13，在辅助耗尽层231的表面上继续形成绝缘层220。所述绝缘层220的材料优选是氧化硅，并采用热氧化法形成在单晶硅衬底上。在形成绝缘层220之前还可以进一步对辅助耗尽层231的表面实施平坦化，以利于后续工艺。
[0031]附图2E所示，参考步骤S14，在所述绝缘层220表面形成器件层210。所述器件层210用于制作半导体器件。由于辅助耗尽层231的作用，因此在所述器件层210表面制作高压器件可以获得更优良的电学特性。形成器件层210的工艺例如可以是键合并减薄。
[0032]上述【具体实施方式】实施完毕后的半导体衬底如附图2E所示。包括支撑衬底230、支撑衬底230表面的绝缘埋层220以及绝缘埋层220表面的器件层210。所述支撑衬底230中包括一辅助耗尽层231，所述辅助耗尽层第一导电类型半导体层2311和第二导电类型半导体层2312沿着平行于支撑衬底230表面的方向交替堆叠构成。
[0033]附图3所示是采用上述【具体实施方式】所获得的半导体衬底制作器件后的结构示意图。所述半导体衬底包括支撑衬底230、支撑衬底230表面的绝缘层220以及绝缘层220表面的器件层210。所述高压晶体管形成在器件层210的表面，包括源极311、漏极312、源极311和漏极312之间的栅极313、器件层中用于限制源极311的P阱314，以及在栅极313和漏极313之间的漂移区315。所述漂移区315可以包括沿着垂直于图面方向交替设置的P型杂柱和N型掺杂柱(未图示)，形成超结结构。
[0034]在本【具体实施方式】中，支撑衬底230中包括一辅助耗尽层231，所述辅助耗尽层231由P型半导体层和N型半导体层沿着平行于衬底表面的方向堆叠。继续参考附图3，例如第一导电类型半导体层2311可以是P型半导体层，而第二导电类型半导体层2312可以是N型半导体层，或者相反。辅助耗尽层231中的P型半导体层和N型半导体层可以相互耗尽，从而减小器件工作过程中的“衬底辅助耗尽效应”，抑制“支撑衬底230-绝缘层220-器件层210”所构成的寄生电容结构影响器件顶部漂移区315的电荷平衡。所述辅助耗尽层231中至少包括彼此交替堆叠设置的两层P型半导体层和两层N型半导体层，以提高辅助耗尽效果。
[0035]其次结合附图给出本发明所述方法的第二【具体实施方式】。
[0036]附图4所示是本【具体实施方式】所述方法的实施步骤示意图，包括:步骤S40，提供支撑衬底，所述支撑衬底由具有第一导电类型的半导体材料构成；步骤S41，在支撑衬底表面循环生长具有第二导电类型和第一导电类型的半导体层，循环次数至少为一次，以形成由第一导电类型半导体层和第二导电类型半导体层沿着垂直于支撑衬底表面的方向交替堆叠构成的辅助耗尽层；步骤S42，在辅助耗尽层的表面上继续形成绝缘层；步骤S43，在所述绝缘层表面形成器件层。
[0037]附图5A至附图所示是本【具体实施方式】的工艺示意图。
[0038]附图5A所示，参考步骤S40，提供支撑衬底530，所述支撑衬底由具有第一导电类型的半导体材料构成。所述支撑衬底530的材料例如可以是单晶硅，所述第一导电类型可以是N型或者P型。
[0039]附图5B所示，参考步骤S41，在支撑衬底530表面循环生长具有第二导电类型和第一导电类型的半导体层，循环次数至少为一次，以形成由第一导电类型半导体层5311和第二导电类型半导体层5312沿着垂直于支撑衬底530表面的方向交替堆叠构成的辅助耗尽层531。生长第一导电类型半导体层5311和第二导电类型半导体层5312可以采用外延的方法。
[0040]附图5C所示，参考步骤S42，在辅助耗尽层531的表面上继续形成绝缘层520。所述绝缘层520的材料优选是氧化硅，并采用热氧化法形成在单晶硅衬底上。
[0041]附图所示，参考步骤S43，在所述绝缘层520表面形成器件层510。所述器件层510用于制作半导体器件。由于辅助耗尽层531的作用，因此在所述器件层510表面制作高压器件可以获得更优良的电学特性。形成器件层510的工艺例如可以是键合并减薄。
[0042]上述【具体实施方式】实施完毕后的半导体衬底如附图所示。包括支撑衬底530、支撑衬底530表面的绝缘埋层520以及绝缘埋层520表面的器件层510。所述支撑衬底530中包括一辅助耗尽层531，所述辅助耗尽层第一导电类型半导体层5311和第二导电类型半导体层5312沿着垂直于支撑衬底530表面的方向交替堆叠构成。
[0043]附图6所示是采用上述【具体实施方式】所获得的半导体衬底制作器件后的结构示意图。所述半导体衬底包括支撑衬底530、支撑衬底530表面的绝缘层520以及绝缘层520表面的器件层510。所述高压晶体管形成在器件层510的表面，包括源极611、漏极612、源极611和漏极612之间的栅极613、器件层中用于限制源极611的P阱614，以及在栅极613和漏极612之间的漂移区615。所述漂移区615可以包括沿着垂直于图面方向交替设置的P型杂柱和N型掺杂柱(未图示)，形成超结结构。
[0044]在本【具体实施方式】中，支撑衬底530中包括一辅助耗尽层531，所述辅助耗尽层531由P型半导体层和N型半导体层沿着平行于衬底表面的方向堆叠。继续参考附图6，例如5311可以是N型半导体层，而5312可以是P型半导体层，或者相反。辅助耗尽层531中的P型半导体层和N型半导体层可以相互耗尽，从而减小器件工作过程中的“衬底辅助耗尽效应”，抑制“支撑衬底530-绝缘层520-器件层510”所构成的寄生电容结构影响器件顶部漂移区615的电荷平衡。所述辅助耗尽层531中至少包括彼此交替堆叠设置的两层P型半导体层和两层N型半导体层，以提高辅助耗尽效果。
[0045]以上所述仅是本发明的优选实施方式，应当指出，对于本【技术领域】的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
【权利要求】
1.一种半导体衬底的制作方法，其特征在于，包括如下步骤: 提供支撑衬底，所述支撑衬底由具有第一导电类型的半导体材料构成； 在支撑衬底表面形成沟槽； 在所述沟槽内填充具有第二导电类型的半导体材料，形成由第一导电类型半导体层和第二导电类型半导体层沿着平行于支撑衬底表面的方向交替堆叠构成的辅助耗尽层； 在辅助耗尽层的表面上继续形成绝缘层； 在所述绝缘层表面形成器件层。
2.根据权利要求1所述的半导体衬底的制作方法，其特征在于，在形成绝缘层之前，进一步包括对所述支撑衬底具有沟槽的表面进行平坦化的步骤。
3.一种半导体衬底的制作方法，其特征在于，包括如下步骤: 提供支撑衬底，所述支撑衬底由具有第一导电类型的半导体材料构成； 在支撑衬底表面循环生长具有第二导电类型和第一导电类型的半导体层，循环次数至少为一次，以形成由第一导电类型半导体层和第二导电类型半导体层沿着垂直于支撑衬底表面的方向交替堆叠构成的辅助耗尽层； 在辅助耗尽层的表面上继续形成绝缘层； 在所述绝缘层表面形成器件层。
4.一种半导体衬底，包括支撑衬底、支撑衬底表面的绝缘埋层以及绝缘埋层表面的器件层，其特征在于，所述支撑衬底中包括一辅助耗尽层，所述辅助耗尽层由P型半导体层和N型半导体层交替堆叠构成。
5.根据权利要求4所述的半导体衬底，其特征在于，所述P型半导体层和N型半导体层沿着平行于衬底表面的方向堆叠。
6.根据权利要求4所述的半导体衬底，其特征在于，所述P型半导体层和N型半导体层沿着垂直于衬底表面的方向堆叠。
7.根据权利要求4所述的半导体衬底，其特征在于，所述辅助耗尽层中至少包括彼此交替堆叠设置的两层P型半导体层和两层N型半导体层。
8.一种高压晶体管，形成于带有绝缘埋层的半导体衬底表面，所述半导体衬底包括支撑衬底、支撑衬底表面的绝缘埋层以及绝缘埋层表面的器件层，所述高压晶体管形成在器件层的表面，其特征在于，所述支撑衬底中包括一辅助耗尽层，所述辅助耗尽层由P型半导体层和N型半导体层交替堆叠构成。
9.根据权利要求8所述的高压晶体管，其特征在于，所述P型半导体层和N型半导体层沿着平行于衬底表面的方向堆叠，所述辅助耗尽层设置在与所述高压晶体管的漂移区对应的支撑衬底中。
【文档编号】H01L29/06GK103762156SQ201310745388
【公开日】2014年4月30日 申请日期:2013年12月31日 优先权日:2013年12月31日
【发明者】魏星, 王中健, 狄增峰, 方子韦 申请人:上海新傲科技股份有限公司