半导体芯片、包括其的半导体芯片封装体和半导体系统的制作方法
【专利摘要】提供了半导体芯片。半导体芯片包括从命令地址焊盘起沿着第一方向顺序排列的第一数据焊盘、第一数据选通焊盘和第二数据焊盘。另外，半导体芯片包括从命令地址焊盘起沿着第二方向顺序排列的第三数据焊盘、第二数据选通焊盘和第四数据焊盘。数据通过第一数据焊盘和第四数据焊盘、或者通过第二数据焊盘和第三数据焊盘采用预定的位宽被输入和输出。还提供了相关的半导体芯片封装体和半导体系统。
【专利说明】半导体芯片、包括其的半导体芯片封装体和半导体系统
[0001]相关申请的交叉引用
[0002]本申请要求于2013年9月3日向韩国知识产权局提交的申请号为10-2013-0105748的韩国专利申请的优先权，其全部内容通过引用合并于此，如同全文阐述。
【技术领域】
[0003]本发明的实施例涉及半导体芯片、包括半导体芯片的半导体芯片封装体和半导体系统。
【背景技术】
[0004]在电子工业中，随着半导体技术的发展以及用户的需求，越来越需要更小且更轻的半导体系统。响应于这样的需求，已经提出多芯片封装技术。根据多芯片封装技术，多个半导体芯片可以构成单个半导体封装体。因而，与利用多个单芯片封装体(或多个单裸片封装体)的半导体系统相比，利用多芯片封装体的半导体系统会在重量和尺寸上具有优势。
[0005]可以通过垂直地层叠多个半导体芯片或通过水平地排列多个半导体芯片来制造多芯片封装体。如果垂直层叠多个半导体芯片来制造多芯片封装体，则可以减小多个半导体芯片占用的平面面积。如果水平地排列多个半导体芯片来制造多芯片封装体，则可以简化用于制造多芯片封装体的封装工艺，并且可以减小多芯片封装体的厚度。近来，已经广泛地利用垂直地层叠多个半导体芯片的多芯片封装技术，以实现更小且更轻的半导体系统。包括垂直层叠并安装在引线框架上的半导体芯片对的多芯片封装体被称作为双裸片封装(double-die-package, DDP)型半导体封装体。
[0006]每个半导体芯片可以被设计为具有诸如“ X8”、“ X 16”和“ X32”等的各种位宽(bit organizat1n)中的一种。半导体芯片的数据访问时间或数据写入时间可以依赖于位宽。在半导体芯片具有“X8”位宽的情况下，可以同时输入或输出8比特的数据。在半导体芯片具有“X 16”位宽的情况下，可以同时输入或输出16比特的数据。类似地，在半导体芯片具有“X 32”位宽的情况下，可以同时输入或输出32比特的数据。
【发明内容】
[0007]各种实施例涉及半导体芯片、包括所述半导体芯片的半导体芯片封装体和半导体系统。
[0008]根据各种实施例，一种半导体芯片包括从命令地址焊盘起沿着第一方向顺序排列的第一数据焊盘、第一数据选通焊盘和第二数据焊盘。另外，半导体芯片包括从命令地址焊盘起沿着第二方向顺序排列的第三数据焊盘、第二数据选通焊盘和第四数据焊盘。数据通过第一数据焊盘和第四数据焊盘、或者通过第二数据焊盘和第三数据焊盘以预定的位宽被输入和输出。
[0009]根据各种实施例，一种半导体芯片封装体包括从第一命令地址焊盘起沿着第一方向顺序排列的第一数据焊盘、第一数据选通焊盘和第二数据焊盘；以及从第二命令地址焊盘起沿着第一方向顺序排列的第三数据焊盘、第二数据选通焊盘和第四数据焊盘。第一焊球与第一数据选通焊盘和第二数据选通焊盘耦接。
[0010]根据各种实施例，一种半导体系统包括控制器、第一半导体芯片和第二半导体芯片。控制器产生第一数据、第一数据选通信号、第二数据和命令地址信号。第一半导体芯片包括:第一命令地址焊盘、以及从第一命令地址焊盘起沿着第一方向顺序排列的第一数据焊盘、第一数据选通焊盘和第二数据焊盘。第二半导体芯片包括第二命令地址焊盘以及从第二命令地址焊盘起沿着第一方向顺序排列的第五数据焊盘、第三数据选通焊盘和第六数据焊盘。第一数据选通信号被施加至第一数据选通焊盘和第三数据选通焊盘。
[0011]根据本发明的一个实施例，一种系统包括:处理器；控制器，适用于从处理器接收请求和数据；以及存储器单元，适用于从控制器接收请求和数据，其中，存储器单元包括:从命令地址焊盘起沿着第一方向顺序排列的第一数据焊盘、第一数据选通焊盘和第二数据焊盘；以及从命令地址焊盘起沿着第二方向顺序排列的第三数据焊盘、第二数据选通焊盘和第四数据焊盘，其中，数据通过第一数据焊盘和第四数据焊盘或通过第二数据焊盘和第三数据焊盘以预定的位宽被输入和输出。
【专利附图】
【附图说明】
[0012]结合附图和所附具体描述，本发明的实施例将变得更加清楚，其中:
[0013]图1是说明根据本发明的一个实施例的半导体芯片封装体的框图；
[0014]图2是说明根据本发明的一个实施例的半导体系统的框图；以及
[0015]图3说明使用根据本发明的一个实施例的存储器控制器电路的系统的框图。
【具体实施方式】
[0016]在下文中将参照附图来描述本发明的各种实施例。然而，本文描述的实施例仅出于说明的目的，并非意图限制本发明的范围。
[0017]参见图1，根据一个实施例的半导体芯片封装体100可以包括:第一焊球101、第二焊球102、第三焊球103、第四焊球104、第五焊球105、第六焊球106和第七焊球107，第一半导体芯片200和第二半导体芯片300。从外部设备供应的命令信号和地址信号可以通过第一焊球101施加至第一半导体芯片200和第二半导体芯片300。第二焊球102、第四焊球104、第五焊球105和第七焊球107可以用于接收或输出数据。第三焊球103和第六焊球106可以用于接收用于选通数据的数据选通信号。
[0018]第一半导体芯片200可以包括:第一命令地址焊盘201、第一数据焊盘202、第一数据选通焊盘203、第二数据焊盘204、第三数据焊盘205、第二数据选通焊盘206、第四数据焊盘207、第一输入电容器单元210和第二输入电容器单元211。第一命令地址焊盘201可以通过第一接合引线BW1与第一焊球101电耦接以接收命令信号和地址信号。第一数据焊盘202、第一数据选通焊盘203和第二数据焊盘204可以从第一命令地址焊盘201起沿着“A”方向顺序排列。第一数据选通焊盘203可以通过第三接合引线BW3与第三焊球103电耦接。第二数据焊盘204可以通过第五接合引线BW5与第四焊球104电耦接。第三数据焊盘205、第二数据选通焊盘206和第四数据焊盘207可以从第一命令地址焊盘201起沿着“B”方向顺序排列。“A”方向可以与“B”方向相反。第三数据焊盘205可以通过第七接合引线BW7与第五焊球105电耦接。第二数据选通焊盘206可以通过第八接合引线BW8与第六焊球106电耦接。第一输入电容器单元210可以包括NMOS晶体管N200和电容器C200。NMOS晶体管N200可以响应于具有逻辑“低”电平的控制信号XB而被关断，以采用预定的位宽将第一数据选通焊盘203与电容器C200电断开。即，第一输入电容器单元210可以采用预定的位宽电隔离电容器C200以减少第一数据选通焊盘203的输入电容值。第二输入电容器单元211可以包括NMOS晶体管N201和电容器C201。NMOS晶体管N201可以响应于具有逻辑“低”电平的控制信号XB而被关断，以采用预定的位宽将第二数据选通焊盘206与电容器C201电断开。即，第二输入电容器单元211可以采用预定的位宽电隔离电容器C201，以减少第二数据选通焊盘206的输入电容值。第二焊球102可以与第五数据焊盘302耦接。数据可以通过第一数据焊盘202和第四数据焊盘207、或者通过第二数据焊盘204和第三数据焊盘205以预定的位宽输入和输出。第一半导体芯片200可以适用于通过第二数据焊盘204和第三数据焊盘205以预定的位宽接收和输出数据。
[0019]第二半导体芯片300可以包括:第二命令地址焊盘301、第五数据焊盘302、第三数据选通焊盘303、第六数据焊盘304、第七数据焊盘305、第四数据选通焊盘306、第八数据焊盘307、第三输入电容器单元310和第四输入电容器单元311。第二命令地址焊盘301可以通过第六接合引线BW6与第一焊球101电耦接以接收命令信号和地址信号。第五数据焊盘302、第三数据选通焊盘303和第六数据焊盘304可以从第二命令地址焊盘301起沿着“A”方向顺序排列。第五数据选通焊盘302可以通过第二接合弓|线BW2与第二焊球102电耦接。第三数据选通焊盘303可以通过第四接合引线BW4与第三焊球103电耦接。第七数据焊盘305、第四数据选通焊盘306和第八数据焊盘307可以从第二命令地址焊盘301起沿着“B”方向顺序排列。“A”方向可以与“B”方向相反。第四数据选通焊盘306可以通过第九接合引线BW9与第六焊球106电耦接。第八数据焊盘307可以通过第十接合引线BW10与第七焊球107电耦接。第三输入电容器单元310可以包括NM0S晶体管N300和电容器C300。NM0S晶体管N300可以响应于具有逻辑“低”电平的控制信号XB而被关断，以采用预定的位宽将第三数据选通焊盘303与电容器C300电断开。即，第三输入电容器单元310可以采用预定的位宽电隔离电容器C300以减少第三数据选通焊盘303的输入电容值。第四输入电容器单元311可以包括NM0S晶体管N301和电容器C301。NM0S晶体管N301可以响应于具有逻辑“低”电平的控制信号XB而被关断，以采用预定的位宽将第四数据选通焊盘306与电容器C301电断开。即，第四输入电容器单元311可以采用预定的位宽电隔离电容器C301以减少第四数据选通焊盘306的输入电容值。第三焊球103与第一数据选通焊盘203和第三数据选通焊盘303连接。第一数据选通焊盘203和第三数据选通焊盘303通过第三焊球103接收数据选通信号DQS。
[0020]根据实施例，第一半导体芯片200中包括的第一数据焊盘202、第二数据焊盘204、第三数据焊盘205和第四数据焊盘207中的每个可以被实现为接收和输出单比特信号或多比特信号。类似地，根据实施例，第二半导体芯片300中包括的第五数据焊盘302、第六数据焊盘304、第七数据焊盘305和第八数据焊盘307中的每个可以被实现为接收和输出单比特信号或多比特信号。第二半导体芯片300可以适用于通过第五数据焊盘302和第八数据焊盘307以预定的位宽接收和输出数据。为了使根据实施例的半导体芯片封装体100具有“ X 16”的位宽，第二数据焊盘204、第三数据焊盘205、第五数据焊盘302和第八数据焊盘307中的每个必须适用于接收和输出4比特的数据。在这种情况下，由于第一数据选通焊盘203和第三数据选通焊盘303都与第三焊球103电耦接，并且第二数据选通焊盘206和第四数据选通焊盘306都与第六焊球106电耦接并通过第六焊球接收数据选通信号DQS，所以第一数据选通焊盘至第四数据选通焊盘203、206、303和306中的每个的输入电容值可以增大。因而，第一输入电容器单元至第四输入电容器单元210、211、310和311可以分别以“ X 16”的位宽接收具有逻辑“低”电平的控制信号XB，以减少第一数据选通焊盘至第四数据选通焊盘203、206、303和306的输入电容值。
[0021]参见图2，根据一个实施例的半导体系统可以包括控制器1、第一半导体芯片2和第二半导体芯片3。控制器1可以将第一数据DQ1〈1:4>、第一数据选通信号DQS1、第二数据DQ2〈1: 4>、命令地址信号CA〈1:10>、第三数据DQ3〈1: 4>、第二数据选通信号DQS2和第四数据DQ4〈1:4>施加至第一半导体芯片2和第二半导体芯片3中的每个。第一半导体芯片2可以包括:第一命令地址焊盘部分21、第一数据焊盘部分22、第一数据选通焊盘部分23、第二数据焊盘部分24、第三数据焊盘部分25、第二数据选通焊盘部分26、第四数据焊盘部分27、第一内部数据发生器28和第二内部数据发生器29。第二半导体芯片3可以包括:第二命令地址焊盘部分31、第五数据焊盘部分32、第三数据选通焊盘部分33、第六数据焊盘部分34、第七数据焊盘部分35、第四数据选通焊盘部分36、第八数据焊盘部分37、第三内部数据发生器38和第四内部数据发生器39。
[0022]第一数据焊盘部分22、第一数据选通焊盘部分23和第二数据焊盘部分24可以从第一命令地址焊盘部分21起沿着“C”方向顺序排列。第三数据焊盘部分25、第二数据选通焊盘部分26和第四数据焊盘部分27可以从第一命令地址焊盘部分21起沿着“D”方向顺序排列。第五数据焊盘部分32、第三数据选通焊盘部分33和第六数据焊盘部分34可以从第二命令地址焊盘部分31起沿着“C”方向顺序排列。第七数据焊盘部分35、第四数据选通焊盘部分36和第八数据焊盘部分37可以从第二命令地址焊盘部分31起沿着“D”方向顺序排列。“C”方向可以与“D”方向相反。
[0023]第一内部数据发生器28可以响应于具有逻辑“低”电平的控制信号XB而通过第二数据焊盘部分24以“ X 16”位宽接收包括4比特的第一数据DQ1〈1:4>。第一内部数据发生器28可以与通过第一数据选通焊盘部分23输入的第一数据选通信号DQS1同步地从第一数据DQ1〈1:4>产生包括四个比特的第一内部数据DIN1〈1:4>。此外，第一内部数据发生器28可以适用于与第一数据选通信号DQS1同步地缓冲通过第二数据焊盘部分24输入的第一数据001〈1:4>，以采用预定的位宽产生第一内部数据0爪1〈1:4>。
[0024]第二内部数据发生器29可以响应于控制信号XB而通过第三数据焊盘部分25接收包括4比特的第三数据DQ3〈1:4>。第二内部数据发生器29可以与通过第二数据选通焊盘部分26输入的第二数据选通信号DQS2同步地从第三数据DQ3〈1:4>产生包括4比特的第二内部数据DIN2〈1:4>。第二内部数据发生器29可以适用于与第二数据选通信号DQS2同步地缓冲通过第三数据焊盘部分25输入的第三数据DQ3〈1:4>，以采用预定的位宽产生第二内部数据DIN2〈1:4>。
[0025]第三内部数据发生器38可以响应于控制信号XB而通过第五数据焊盘部分32接收包括4比特的第二数据DQ2〈1:4>。第三内部数据发生器38可以与通过第三数据选通焊盘部分33输入的第一数据选通信号DQS1同步地从第二数据DQ2〈1: 4>中产生包括4比特的第三内部数据DIN3〈1:4>。第三内部数据发生器38可以适用于与第一数据选通信号DQS1同步地缓冲通过第五数据焊盘部分32输入的第二数据DQ2〈1:4>，以采用预定的位宽产生第三内部数据DIN3〈1:4>。
[0026]第四内部数据发生器39可以响应于控制信号XB而通过第八数据焊盘部分37接收包括4比特的第四数据DQ4〈1:4>。第四内部数据发生器39可以与通过第四数据选通焊盘部分36输入的第二数据选通信号DQS2同步地从第四数据DQ4〈1: 4>中产生包括4比特的第四内部数据DIN4〈 1: 4>。第四内部数据发生器39可以适用于与第二数据选通信号DQS2同步地缓冲通过第八数据焊盘部分37输入的第四数据DQ4〈1:4>，以采用预定的位宽产生第四内部数据DIN4〈1:4>。
[0027]参见图3，系统1000可以包括一个或更多个处理器1100。芯片组1150可以可操作地与处理器1100耦接。芯片组1150是CPU1100和系统1000的其它部件之间的信号的通信路径，系统1000的其它部件可以包括存储器控制器1200、输入/输出(“I/O”)总线1250以及磁盘驱动器控制器1300。根据系统1000的配置，多个不同信号中的任何一个可以通过芯片组1150传输。
[0028]存储器控制器1200可以可操作地与芯片组1150耦接。存储器控制器1200可以包括至少一个存储器控制器。存储器控制器1200可以通过芯片组1150接收由处理器提供的请求。存储器控制器1200可以可操作地与一个或更多个存储器件1350耦接。存储器件1350可以包括上述半导体芯片封装体100。
[0029]芯片组1150还可以与I/O总线1250耦接。I/O总线1250可以用作从芯片组1150至I/o设备1410、1420和1430的信号的通信路径。I/O设备1410、1420和1430可以包括鼠标1410、视频显示器1420或键盘1430。I/O总线1250可以采用多种通信协议中的任意一种与I/O设备1410、1420和1430通信。
[0030]磁盘驱动器控制器1300也可以可操作地与芯片组1150耦接。磁盘驱动器控制器1300可以用作芯片组1150和一个或更多个内部磁盘驱动器1450之间的通信路径。内部磁盘驱动器1450可以通过存储指令和数据来有助于外部数据存储设备的断开。磁盘驱动器控制器1300和内部磁盘驱动器1450可以使用几乎任何类型的通信协议彼此通信或与芯片组1150通信，通信协议包括以上关于I/O总线1250提及的所有通信协议。
[0031]根据实施例，在将多个半导体芯片封装在单个封装体中时，多个半导体芯片中包括的数据选通焊盘可以与单个焊球耦接，并且多个半导体芯片中包括的相应的数据焊盘可以与不同的焊球耦接。因而，焊盘与焊球之间的电连接可以被容易地实现以获得期望的位宽。
[0032]通过以上实施例可以看出，本申请提供了一下的技术方案。
[0033]技术方案1.一种半导体芯片，包括:
[0034]第一数据焊盘、第一数据选通焊盘和第二数据焊盘，从命令地址焊盘起沿着第一方向顺序排列；以及
[0035]第三数据焊盘、第二数据选通焊盘和第四数据焊盘，从所述命令地址焊盘起沿着第二方向顺序排列，
[0036]其中，数据通过所述第一数据焊盘和所述第四数据焊盘、或者通过所述第二数据焊盘和所述第三数据焊盘以预定的位宽被输入和输出。
[0037]技术方案2.根据技术方案1所述的半导体芯片，其中，所述第一方向和所述第二方向彼此相反。
[0038]技术方案3.根据技术方案1所述的半导体芯片,还包括第一输入电容器单兀，所述第一输入电容器单兀包括第一电容器，
[0039]其中，所述第一输入电容器单元适用于以预定的位宽将所述第一数据选通焊盘与所述第一电容器电断开。
[0040]技术方案4.根据技术方案1所述的半导体芯片，还包括第二输入电容器单元，所述第二输入电容器单元包括第二电容器，
[0041]其中，所述第二输入电容器单元适用于以预定的位宽将所述第二数据选通焊盘与所述第二电容器电断开。
[0042]技术方案5.—种半导体芯片封装体,包括:
[0043]第一数据焊盘、第一数据选通焊盘和第二数据焊盘，从第一命令地址焊盘起沿着第一方向顺序排列；以及
[0044]第三数据焊盘、第二数据选通焊盘和第四数据焊盘，从第二命令地址焊盘起沿着所述第一方向顺序排列；以及
[0045]第一焊球，与所述第一数据选通焊盘和所述第二数据选通焊盘耦接。
[0046]技术方案6.根据技术方案5所述的半导体芯片封装体，其中，所述第一数据选通焊盘和所述第二数据选通焊盘中的每个通过所述第一焊球接收数据选通信号。
[0047]技术方案7.根据技术方案6所述的半导体芯片封装体，还包括:
[0048]第二焊球，与所述第二数据焊盘耦接；以及
[0049]第三焊球，与所述第三数据焊盘耦接。
[0050]技术方案8.根据技术方案7所述的半导体芯片封装体，
[0051]其中，第一半导体芯片适用于以预定的位宽通过所述第二数据焊盘接收和输出数据；以及
[0052]其中，第二半导体芯片适用于以所述预定的位宽通过所述第三数据焊盘接收和输出所述数据。
[0053]技术方案9.根据技术方案5所述的半导体芯片封装体，
[0054]其中，第一半导体芯片还包括第一输入电容器单兀，所述第一输入电容器单兀包括第一电容器；以及
[0055]其中，所述第一输入电容器单元适用于以预定的位宽将所述第一数据选通焊盘与所述第一电容器电断开。
[0056]技术方案10.根据技术方案9所述的半导体芯片封装体，
[0057]其中，第二半导体芯片还包括第二输入电容器单元，所述第二输入电容器单元包括第二电容器；以及
[0058]其中，所述第二输入电容器单元适用于以所述预定的位宽将所述第二数据选通焊盘与所述第二电容器电断开。
[0059]技术方案11.根据技术方案5所述的半导体芯片封装体，
[0060]其中，第一半导体芯片还包括从所述第一命令地址焊盘起沿着第二方向顺序排列的第五数据焊盘、第三数据选通焊盘和第六数据焊盘；以及
[0061]其中，第二半导体芯片还包括从所述第二命令地址焊盘起沿着所述第二方向顺序排列的第七数据焊盘、第四数据选通焊盘和第八数据焊盘。
[0062]技术方案12.根据技术方案11所述的半导体芯片封装体，其中，所述第一方向和所述第二方向彼此相反。
[0063]技术方案13.根据技术方案11所述的半导体芯片封装体，还包括第二焊球，所述第二焊球与所述第三数据选通焊盘和所述第四数据选通焊盘耦接，
[0064]其中，所述第三数据选通焊盘和所述第四数据选通焊盘中的每个通过所述第二焊球接收数据选通信号。
[0065]技术方案14.根据技术方案13所述的半导体芯片封装体，还包括:
[0066]第三焊球，与所述第五数据焊盘耦接；以及
[0067]第四焊球，与所述第八数据焊盘耦接。
[0068]技术方案15.根据技术方案14所述的半导体芯片封装体，
[0069]其中，所述第一半导体芯片适用于以预定的位宽通过所述第五数据焊盘接收和输出数据，以及
[0070]其中，所述第二半导体芯片适用于以所述预定的位宽通过所述第八数据焊盘接收和输出所述数据。
[0071]技术方案16.—种半导体系统,包括:
[0072]控制器，适用于产生第一数据、第一数据选通信号、第二数据和命令地址信号；
[0073]第一半导体芯片，适用于包括第一命令地址焊盘以及从所述第一命令地址焊盘起沿着第一方向顺序排列的第一数据焊盘、第一数据选通焊盘和第二数据焊盘；以及
[0074]第二半导体芯片，适用于包括第二命令地址焊盘以及从所述第二命令地址焊盘起沿着所述第一方向顺序排列的第三数据焊盘、第二数据选通焊盘和第四数据焊盘，
[0075]其中，所述第一数据选通信号被施加至所述第一数据选通焊盘和所述第二数据选通焊盘。
[0076]技术方案17.根据技术方案16所述的半导体系统，其中，所述第一半导体芯片还包括第一内部数据发生器，所述第一内部数据发生器适用于与所述第一数据选通信号同步地缓冲通过所述第二数据焊盘输入的所述第一数据，以采用预定的位宽产生第一内部数据。
[0077]技术方案18.根据技术方案17所述的半导体系统，其中，所述第二半导体芯片还包括第二内部数据发生器，所述第二内部数据发生器适用于与所述第一数据选通信号同步地缓冲通过所述第三数据焊盘输入的所述第二数据，以采用所述预定的位宽产生第二内部数据。
[0078]技术方案19.根据技术方案16所述的半导体系统，其中，所述控制器还产生第三数据、第二数据选通信号和第四数据。
[0079]技术方案20.根据技术方案19所述的半导体系统，其中，所述第一半导体芯片适用于还包括从所述第一命令地址焊盘起沿着第二方向顺序排列的第五数据焊盘、第三数据选通焊盘和第六数据焊盘。
[0080]技术方案21.根据技术方案20所述的半导体系统，
[0081]其中，所述第二半导体芯片适用于还包括从所述第二命令地址焊盘起沿着所述第二方向顺序排列的第七数据焊盘、第四数据选通焊盘和第八数据焊盘；以及
[0082]其中，所述第二数据选通信号被施加至所述第三数据选通焊盘和所述第四数据选通焊盘。
[0083]技术方案22.根据技术方案21所述的半导体系统，其中，所述第一方向和所述第二方向彼此相反。
[0084]技术方案23.根据技术方案21所述的半导体系统，其中，所述第一半导体芯片还包括第三内部数据发生器，所述第三内部数据发生器适用于与所述第二数据选通信号同步地缓冲通过所述第五数据焊盘输入的第三数据，以采用预定的位宽产生第三内部数据。
[0085]技术方案24.根据技术方案23所述的半导体系统，其中，所述第二半导体芯片还包括第四内部数据发生器，所述第四内部数据发生器适用于与所述第二数据选通信号同步地缓冲通过所述第八数据焊盘输入的第四数据，以采用所述预定的位宽产生第四内部数据。
[0086]技术方案25.—种系统,包括:
[0087]处理器；
[0088]控制器，适用于从所述处理器接收请求和数据；以及
[0089]存储器单元，适用于从所述控制器接收所述请求和所述数据，
[0090]其中，所述存储器单元包括:
[0091]第一数据焊盘、第一数据选通焊盘和第二数据焊盘，从命令地址焊盘起沿着第一方向顺序排列；以及
[0092]第三数据焊盘、第二数据选通焊盘和第四数据焊盘，从所述命令地址焊盘起沿着第二方向顺序排列，
[0093]其中，数据通过所述第一数据焊盘和所述第四数据焊盘、或者通过所述第二数据焊盘和所述第三数据焊盘以预定的位宽被输入和输出。
【权利要求】
1.一种半导体芯片,包括: 第一数据焊盘、第一数据选通焊盘和第二数据焊盘，从命令地址焊盘起沿着第一方向顺序排列；以及 第三数据焊盘、第二数据选通焊盘和第四数据焊盘，从所述命令地址焊盘起沿着第二方向顺序排列， 其中，数据通过所述第一数据焊盘和所述第四数据焊盘、或者通过所述第二数据焊盘和所述第三数据焊盘以预定的位宽被输入和输出。
2.根据权利要求1所述的半导体芯片，其中，所述第一方向和所述第二方向彼此相反。
3.根据权利要求1所述的半导体芯片，还包括第一输入电容器单兀，所述第一输入电容器单兀包括第一电容器， 其中，所述第一输入电容器单元适用于以预定的位宽将所述第一数据选通焊盘与所述第一电容器电断开。
4.根据权利要求1所述的半导体芯片，还包括第二输入电容器单元，所述第二输入电容器单元包括第二电容器， 其中，所述第二输入电容器单元适用于以预定的位宽将所述第二数据选通焊盘与所述第二电容器电断开。
5.一种半导体芯片封装体，包括: 第一数据焊盘、第一数据选通焊盘和第二数据焊盘，从第一命令地址焊盘起沿着第一方向顺序排列；以及 第三数据焊盘、第二数据选通焊盘和第四数据焊盘，从第二命令地址焊盘起沿着所述第一方向顺序排列；以及 第一焊球，与所述第一数据选通焊盘和所述第二数据选通焊盘耦接。
6.根据权利要求5所述的半导体芯片封装体，其中，所述第一数据选通焊盘和所述第二数据选通焊盘中的每个通过所述第一焊球接收数据选通信号。
7.根据权利要求6所述的半导体芯片封装体，还包括: 第二焊球，与所述第二数据焊盘耦接；以及 第三焊球，与所述第三数据焊盘耦接。
8.根据权利要求7所述的半导体芯片封装体， 其中，第一半导体芯片适用于以预定的位宽通过所述第二数据焊盘接收和输出数据；以及 其中，第二半导体芯片适用于以所述预定的位宽通过所述第三数据焊盘接收和输出所述数据。
9.根据权利要求5所述的半导体芯片封装体， 其中，第一半导体芯片还包括第一输入电容器单兀，所述第一输入电容器单兀包括第一电容器；以及 其中，所述第一输入电容器单元适用于以预定的位宽将所述第一数据选通焊盘与所述第一电容器电断开。
10.根据权利要求9所述的半导体芯片封装体， 其中，第二半导体芯片还包括第二输入电容器单元，所述第二输入电容器单元包括第二电容器；以及 其中，所述第二输入电容器单元适用于以所述预定的位宽将所述第二数据选通焊盘与所述第二电容器电断开。
【文档编号】H01L23/488GK104425420SQ201410080821
【公开日】2015年3月18日 申请日期:2014年3月6日 优先权日:2013年9月3日
【发明者】高福林, 金东均 申请人:爱思开海力士有限公司