半导体器件的制作方法

于2015年12月17日提交的日本专利申请No.2015-245884，包括说明书、附图、以及摘要，通过引入其整体而合并于此。

技术领域

本发明涉及一种半导体器件，例如，涉及一种有效地应用于包括多个半导体芯片的半导体器件的技术。

背景技术：

日本未审查专利申请公布No.2007-95860公开了一种半导体器件，该半导体器件具有安装在衬底上的多个半导体芯片并且具有在半导体芯片的一部分的顶表面上的散热板。

在具有安装在衬底上的多个半导体部件的半导体器件中，有着在半导体部件中提供散热板以便有效地使从半导体部件产生的热释放到外部的技术。作为具体结构示例，例如，提供散热板以覆盖安装在衬底上的半导体部件并且散热板通过粘合剂与相应半导体部件相耦合。然而，安装在衬底上的半导体部件的厚度并不总是相同的并且其厚度是各种各样的。在这种情况下，当提供散热板以覆盖各种厚度的整个半导体部件并且通过粘合剂与相应半导体部件相耦合时，半导体部件的顶表面与散热板之间的空隙必然变大，并且用于使薄的半导体部件与散热板相耦合的粘合剂的体积变大。其结果是，散热板与薄的半导体部件之间的粘合剂变厚，并且据此，在薄的半导体部件中所产生的热量的散热效率劣化。尤其是，当薄的半导体部件中的发热量很大时，容易发生由于薄的半导体部件中的温度升高所引起的故障，由此半导体器件的可靠性劣化。因此，对于提供有散热板以覆盖各种厚度的半导体部件的半导体器件，从提高半导体器件的可靠性的角度来看，必须考虑进一步改进。

技术实现要素：

从对说明书和附图的描述，可显而易见地得知其它目的和新颖特征。

根据一个实施例的半导体器件包括用于覆盖第一半导体部件的散热材料，该散热材料覆盖固定到衬底的表面，而在平面图中与第二半导体部件不重叠。在这里，散热材料包括在平面图中与第一半导体部件重叠的第一部分、固定到衬底的表面的第二部分、以及用于使第一部分与第二部分相接合的接合部分。衬底的表面距第一部分的顶表面的距离不小于衬底的表面距第二部分的顶表面的距离。

根据一个实施例，可提高半导体器件的可靠性。

附图说明

图1是示出相关技术中的半导体器件的截面结构的视图。

图2是示出了相关技术中的半导体器件的截面结构的视图。

图3A是示出了根据一个实施例的半导体器件的结构的顶视平面图，并且图3B是沿着图3A中的线A-A的截面图。

图4是以放大的方式示出了图3B的一部分的放大图。

图5是部分地示出了布线衬底的截面的截面图。

图6是示意性地示出了包含在布线衬底的第一布线层中的布线由于用于将盖子粘合到布线衬底的粘合剂而断开连接的状态的视图。

图7A是示意性地示出了布线衬底、盖子、以及布线之间的平均位置关系的视图，并且图7B是示意性地示出了在布线上面不提供用于粘合以附接盖子的粘合区域的截面图。

图8A是示意性地示出了布线衬底、盖子、以及宽图案之间的平坦位置关系的视图，并且图8B是示意性地示出了在布线上面提供用于粘合以附接盖子的粘合区域的截面图。

图9A是示意性地示出了布线衬底、盖子、以及布线之间的平坦位置关系的视图，并且图9B是示意性地示出了在平面图中在与布线不重叠的区域中可提供用于粘合以附接盖子的粘合区域的截面图。

图10A是示意性地示出了布线衬底、盖子、以及布线之间的平坦位置关系的视图，并且图10B是示意性地示出了在平面图中在与布线重叠的区域中可提供用于粘合以附接盖子的粘合区域的截面图。

图11是示出了实施例中的布线衬底的布局结构示例的示意图。

图12是示出了实施例中的布线衬底的布局结构示例的示意图。

图13是示出了在图11所示的布线衬底上安装有盖子的状态的顶视平面图。

图14是示出不连续地形成粘合剂的涂敷区域的结构示例的顶视平面图。

图15A和15B是用于描述实施例中的半导体器件的制造工艺的视图：图15A是顶视平面图并且图15B是沿着图15A中的线A-A的截面图。

图16A和16B是用于描述接着图15A和15B的半导体器件的制造工艺的视图：图16A是顶视平面图并且图16B是沿着图16A中的线A-A的截面图。

图17A和17B是用于描述接着图16A和16B的半导体器件的制造工艺的视图：图17A是顶视平面图并且图17B是沿着图17A中的线A-A的截面图。

图18A和18B是用于描述接着图17A和17B的半导体器件的制造工艺的视图：图18A是顶视平面图并且图18B是沿着图18A中的线A-A的截面图。

图19A和19B是用于描述接着图18A和18B的半导体器件的制造工艺的视图：图19A是顶视平面图并且图19B是沿着图19A中的线A-A的截面图。

图20A和20B是用于描述接着图19A和19B的半导体器件的制造工艺的视图：图20A是顶视平面图并且图20B是沿着图20A中的线A-A的截面图。

图21A和21B是用于描述接着图20A和20B的半导体器件的制造工艺的视图：图21A是顶视平面图并且图21B是沿着图21A中的线A-A的截面图。

图22A和22B是用于描述接着图21A和21B的半导体器件的制造工艺的视图：图22A是顶视平面图并且图22B是沿着图22A中的线A-A的截面图。

图23是示出了根据变型示例1的半导体器件的平面结构的顶视平面图。

图24是出了根据变型示例2的半导体器件的平面结构的顶视平面图。

图25是出了根据变型示例3的半导体器件的平面结构的顶视平面图。

图26是出了根据变型示例4的半导体器件的平面结构的顶视平面图。

具体实施方式

如果出于方便的需要下面的实施例将被分成多个部分或形式来描述，除非另有说明，否则它们彼此相互关联，并且一个与另一个部分地相关或者在作为详细和补充描述的整个变型示例中相关。

此外，在下面的实施例中，在引用原件的数量(包括片，数值，量、以及范围)的情况下，数量并不局限于指定数量，而是可以大于或小于指定数量，除非另有说明并且除非原理上明显地限制于指定数量。

此外，在下面实施例中，不必说，组件(包括步骤)并不总是强制性的，除非另有说明并且除非原理上认为是强制性的。

同样地，在下面的实施例中，当涉及部件的形状和位置关系时，它们实际上包含相似或准形状，除非另有说明并且除非它们的形状和位置关系在原理上显然不同。

此外，在用于描述实施例的所有附图中，对相同材料附上相同附图标记并且省略对其的重复描述。为了易于理解，可以对顶视平面图附加阴影线。

<改进研究>

首先，参考附图描述对由本发明人等人新发现的对相关技术的改进的研究。在这里，本说明书中的“相关技术”是具有本发明人等人新发现的问题的技术，并且尽管它不是公知的相关技术，但是它是旨在满足新技术精神(未知技术)的前提的技术。

图1是现有技术中的半导体器件SAR1的截面结构的视图。在图1中，相关技术的半导体器件SAR1包括布线衬底WB，并且将半导体芯片CHP1和半导体芯片CHP2安装在布线衬底WB的顶表面上。另一方面，将多个焊球SB1安装在布线衬底WB的后表面上。在半导体芯片CHP1的表面上，形成多个凸块电极BMP1，并且通过凸块电极BMP1，将半导体芯片CHP1面朝下安装在布线衬底WB的表面上。类似地，在半导体芯片CHP2的表面上，形成多个凸块电极BMP2，并且通过凸块电极BMP2，将半导体芯片CHP2面朝下安装在布线衬底WB的表面上。此后，在半导体芯片CHP1与布线衬底WB之间的空隙中以及半导体芯片CHP2与布线衬底WB之间的空隙中填充底部填充UF。

在现有技术中，半导体芯片CHP1例如基本上与半导体芯片CHP2一样厚，并且将作为散热材料的盖子LD安装在半导体芯片CHP1的后表面和半导体芯片CHP2的后表面CHP2上。盖子LD通过粘合剂ADH2粘合到半导体芯片CHP1，并且类似地，盖子LD通过粘合剂ADH2粘合到半导体芯片CHP2。另一方面，盖子LD通过粘合剂ADH1粘合到布线衬底WB。

在这里，例如，形成中央处理单元(CPU)的微计算机形成于半导体芯片CHP1上，并且非易失性存储器形成于半导体芯片CHP2上。在这里，形成于半导体芯片CHP1上的中央处理单元对形成于半导体芯片CHP2上的非易失性存储器进行控制。因为中央处理单元是由包括逻辑电路的数字电路形成的，因此半导体芯片CHP1还被提供有用于建立同步的振荡器。另一方面，半导体芯片CHP2也在非易失性存储器中提供有振荡器以建立同步以便执行写操作和删除操作。尤其是，用于非易失性存储器的振荡器需要高的振荡精度，并且因此，形成于半导体芯片CHP2上的振荡器的振荡精度高于形成于半导体芯片CHP1上的振荡器的振荡精度。

在由此形成的现有技术中，发明人等已经研究并发现仍然存在如下改进的空间。例如，如图1所示，在相关技术中，将在那里形成有非易失性存储器的半导体芯片CHP2作为裸芯片安装在布线衬底WB上。在这种情况下，例如，由于布线衬底WB与半导体芯片CHP2之间的线性膨胀系数的差异，因此容易在半导体芯片CHP2上出现应力。尤其是，当将半导体芯片CHP2作为裸芯片安装在布线衬底WB上时，施加在半导体芯片CHP2上的应力变大。尤其是，在半导体芯片CHP2上形成高精度振荡器，该高精度振荡器产生用于对非易失性存储器的写操作和删除操作进行计时的时钟；然而，施加在半导体芯片CHP2上的应力使振荡器的振荡精度劣化。当振荡器的振荡精度劣化时，难以正常地执行写操作和删除操作，这可能导致非易失性存储器的操作故障。换句话说，在其中形成有非易失性存储器的半导体芯片CHP2中，由于施加在半导体芯片CHP2上的应力，容易发生非易失性存储器的操作故障。

另一方面，将在其中形成有中央处理单元的半导体芯片CHP1也作为裸芯片安装在布线衬底WB上并且被提供有振荡器。与半导体芯片CHP2类似，存在施加在半导体芯片CHP1上的应力会导致问题这样的可能性；然而，在半导体芯片CHP1中，与半导体芯片CHP2相比，由应力所引起的操作故障不会成为大问题。这是因为形成于半导体芯片CHP1上的振荡器所需的振荡精度低于形成于半导体芯片CHP2上的振荡器所需的振荡精度。换句话说，在半导体芯片CHP1中，施加在半导体芯片CHP1上的应力几乎不引起中央处理单元的操作故障，并且与半导体芯片CHP2中的非易失性存储器的操作故障相比，该操作故障不是这么大的问题。因此，在图1所示的相关技术的半导体器件SAR1中，尤其是施加在形成有非易失性存储器的半导体芯片CHP2上的应力成问题。

此后，考虑图2所示的半导体器件SAR2的结构。图2是示出了相关技术中的半导体器件SAR2的截面结构的视图。图2所示的半导体器件SAR2与图1所示的半导体器件SAR1的不同之处主要在于不将半导体芯片CHP2作为裸芯片安装在布线衬底WB上，而是将包括如图2所示的半导体芯片CHP2的封装结构PKG1安装在布线衬底WB上。在图2所示的半导体器件SAR2中，将具有密封的半导体芯片CHP2的封装结构PKG1安装在布线衬底WB上。具体地，如图2所示，在封装结构PKG1的后表面上，安装多个焊球SB2，并且通过这些焊球SB2，将封装结构PKG1安装在布线衬底WB上。在封装结构PKG1与布线衬底WB之间的空隙中填充底部填充UF。根据如此包括的半导体器件SAR2，不将半导体芯片CHP2作为裸芯片安装在布线衬底WB上，而是密封在封装结构PKG1中，并且将封装结构PKG1安装在布线衬底WB上。其结果是，可抑制布线衬底WB的变形所伴随的应力被施加在半导体芯片CHP2上。简而言之，将其中形成有非易失性存储器的半导体芯片CHP2密封在封装结构PKG1之内而不与布线衬底WB直接接触，并且因此，半导体芯片CHP2几乎不受布线衬底WB的变形所伴随的应力的影响。根据图2所示的半导体器件SAR2，可缓和施加在半导体芯片CHP2上的应力；其结果是，形成于半导体芯片CHP2上的振荡器可保持高的振荡精度，从而抑制非易失性存储器的操作故障。

据此，在图2所示的半导体器件SAR2中，可抑制由施加在半导体芯片CHP2上的应力所引起的非易失性存储器的操作故障；而在图1所示的半导体器件SAR1中，发明人等已经发现存在不为大家熟知的新改进的余地，这将在下面描述。

如图2所示，在半导体器件SAR2中，将封装结构PKG1安装在布线衬底WB上，并且将半导体芯片CHP2密封在封装结构PKG1之内，这必然导致使封装结构PKG1比半导体芯片CHP2更厚。考虑到半导体芯片CHP1基本上与半导体芯片CHP2一样厚，封装结构PKG1比半导体芯片CHP1更厚。其结果是，如图2所示，当布置了横跨半导体芯片CHP1的顶表面以及封装结构PKG1的顶表面的用作散热材料的盖子LD时，因为封装结构PKG1比半导体芯片CHP1厚，因此薄半导体芯片CHP1的顶表面与盖子LD之间的空隙变大。这意味着填充在半导体芯片CHP1的顶表面与盖子LD之间的空隙中的粘合剂ADH2的厚度变大。

在这里，在半导体芯片CHP1中形成了包括中央处理单元的微计算机，并且在中央处理单元的操作时间，来自半导体芯片CHP1的发热量增大。因此，除非有效地释放来自半导体芯片CHP1的热量，否则热量积聚在半导体芯片CHP1之内并且半导体芯片CHP1的温度增高。在这种情况下，存在由于温度上升形成于半导体芯片CHP1中的电路会发生故障这样的担忧。简而言之，形成有中央处理单元的半导体芯片CHP1的发热量大于形成有非易失性存储器的半导体芯片CHP2的发热量。换句话说，形成有中央处理单元的半导体芯片CHP1具有更大的应力裕量，但是与形成有非易失性存储器的半导体芯片CHP2相比，具有更小的发热裕量。其结果是，在图2所示的半导体器件SAR2中，因此随着用于粘合半导体芯片CHP1的顶表面与盖子LD的粘合剂ADH2变厚，在具有大发热量的半导体芯片CHP1中散热效率变差。因为粘合剂ADH2的热导率并非总是很好，因此从提高散热效率的角度来看优选的是粘合剂ADH2应尽可能地薄，并且由具有高热导率的金属制成的盖子LD与半导体芯片CHP1之间的距离应尽可能地小。因此，在图2所示的半导体器件SAR2中，来自布线衬底WB的应力对形成有非易失性存储器的具有较小应力裕量的半导体芯片CHP2具有较小影响，而形成有中央处理单元的具有较小发热裕量的半导体芯片CHP1中的散热效率的劣化成为作为改进余地的问题。根据上述，期望这样一种半导体器件的结构，该半导体器件能够降低来自布线衬底WB的应力对形成有非易失性存储器的具有较小应力裕量的半导体芯片CHP2的不良影响并且能够提高形成有中央处理单元的具有较小发热裕量的半导体芯片CHP1中的散热效率。

此后，实施例提出了上述问题的解决方案：降低来自布线衬底WB的应力对形成有非易失性存储器的具有较小应力裕量的半导体芯片CHP2的影响，并且提高形成有中央处理单元的具有较小发热裕量的半导体芯片CHP1中的散热效率。在下文中，描述具有提出的解决方案的实施例中的技术精神。

<半导体器件的结构>

图3A和3B是示出了根据该实施例的半导体器件的结构的视图。尤其是，图3A是示出了根据该实施例的半导体器件的结构的顶视平面图，并且图3B是沿着图3A中的线AA的截面图。

首先，在图3A中，实施例中的半导体器件SA1具有矩形形状的布线衬底WB，并且将由用作散热材料的金属所制成的盖子LD1以及封装结构PKG1布置在布线衬底WB的表面上而在平面图中彼此不重叠。例如，盖子LD1形成为L形状，而封装结构PKG1形成为矩形形状，并且盖子LD1的平面面积大于封装结构PKG1的平面面积。据此，可提高用作散热材料的盖子LD1的散热效率。

如图3A所示，盖子LD1包括上表面部分SU、倾斜部分SLP、以及凸缘部分FLG。凸缘部分FLG被粘合到布线衬底WB的表面，并且倾斜部分SLP用于使凸缘部分FLG和上表面部分SU相耦合。

另一方面，如图3A所示，例如，将矩形形状的半导体芯片CHP2密封在封装结构PKG1内。底部填充UF2被形成为围绕封装结构PKG1，从而提高封装结构PKG1与布线衬底WB的接合可靠性PKG1。

继续地，在图3B中，将半导体芯片CHP1安装在布线衬底WB的表面上的第一区域中，而将封装结构PKG1安装在布线衬底WB的表面上的与第一区域不同的第二区域中。在半导体芯片CHP1的底表面上形成多个凸块电极BMP1，并且将通过多个凸块电极BMP1将半导体芯片CHP1作为裸芯片安装在布线衬底WB的表面上。此后，在半导体芯片CHP1与布线衬底WB之间形成底部填充UF1以填充相应凸块电极BMP1之间的空隙。另一方面，在封装结构PKG1的底表面上形成多个焊球SB2，并且通过多个焊球SB2将封装结构PKG1安装在布线衬底WB的表面上。此后，在封装结构PKG1与布线衬底WB之间形成底部填充UF2以填充相应焊球SB2之间的空隙。在这里，将多个焊球SB1安装在布线衬底WB的后表面上。

如图3B所示，由金属材料制成的盖子LD1被布置成覆盖半导体芯片CHP1，并将其固定到布线衬底WB的表面而在平面图中与封装结构PKG1不重叠。例如通过粘合剂ADH1将盖子LD1固定到布线衬底WB。此外，粘合剂ADH2介于半导芯片CHP1的顶表面与盖子LD1之间，并且该粘合剂ADH2将盖子LD1粘合到半导体芯片CHP1。

如图3B所示，盖子LD1包括与半导体芯片CHP1重叠的上表面部分SU、固定到布线衬底WB的表面的凸缘部分FLG、以及使上表面部分SU和凸缘部分FLG相耦合的倾斜部分SLP。在根据该实施例的半导体器件SA1中，如图3B所示，布线衬底WB的表面距盖子LD1的上表面部分SU的顶表面的距离大于布线衬底WB的表面距盖子LD1的凸缘部分FLG的顶表面的距离。

此外，在根据该实施例的半导体器件SA1中，例如，如图3B所示，盖子LD1的凸缘部分FLG包括粘合剂ADH1介于布线衬底WB的表面与其本身之间的粘合部分以及没有粘合剂ADH1介于其之间的非粘合部分。

如图3B所示，在根据该实施例的半导体器件SA1中，半导体芯片CHP1比封装结构PKG1薄。换句话说，封装结构PKG1比半导体芯片CHP1厚。盖子LD1的上表面部SU位于比封装结构PKG1的顶表面更高的位置。换句话说，封装结构PKG1的顶表面位于比盖子LD1的上表面部分SU更低的位置。

在图3B所示的半导体芯片CHP1中，形成了包括中央处理电路(中央处理单元)的微计算机。简而言之，根据该实施例的半导体芯片CHP1是片上系统(SOC)。另一方面，半导体芯片CHP2(参见图3A)存在于封装结构PKG1之内，并且在半导体芯片CHP2中，形成了用于形成非易失性存储器电路的非易失性存储器。在根据该实施例的半导体器件SA1中，存在于封装结构PKG1内的半导体芯片CHP1和半导体芯片CHP2彼此电耦合，以便形成于半导体芯片CHP1中的中央处理单元对形成于半导体芯片CHP2中的非易失性存储器进行控制。尤其是，中央处理单元和非易失性存储器是需要时钟信号作为操作的参考的数字电路；因此，在形成有中央处理单元的半导体芯片CHP1以及形成有非易失性存储器的半导体芯片CHP2这两者中提供了振荡器。尤其是，对于非易失性存储器的操作，需要高精度时钟信号；因此，形成于半导体芯片CHP2中的振荡器具有比形成于半导体芯片CHP1中的振荡器更高的振荡精度。

如上所述形成了根据该实施例的半导体器件SA1。半导体器件SA1的外形结构概况如下。实施例中的半导体器件SA1包括具有表面的布线衬底WB、安装在布线衬底WB的表面上的第一区域中的半导体芯片CHP1、安装在布线衬底WB的表面上的第二区域中的封装结构PKG1、以及用于覆盖半导体芯片CHP1的盖子LD1，盖子LD1被固定到布线衬底WB的表面上而在平面图中与封装结构PKG1不重叠。在这里，盖子LD1包括在平面图中与半导体芯片CHP1重叠的上表面部分SU、固定到布线衬底的表面的凸缘部分FLG、用于使上表面部分SU与凸缘部分FLG相耦合的倾斜部分SLP。

在这里，半导体芯片CHP1和半导体芯片CHP2是半导体部件，并且盖子LD1是散热材料。据此，半导体器件SA1包括具有表面的衬底(布线衬底WB)、安装在衬底的表面上的第一区域中的第一半导体部件(半导体芯片CHP1)、安装在衬底的表面上的第二区域中的第二半导体部件(半导体芯片CHP2)、以及用于覆盖第一半导体部件的散热材料(盖子LD1)，散热材料被固定到衬底的表面而在平面中与第二半导体部件不重叠。散热材料包括在平面图中与第一半导体部件重叠的第一部分(上表面部分SU)、固定到衬底的表面的第二部分(凸缘部分FLG)、以及用于使第一部分和第二部分接合的接合部分(倾斜部分SLP)。

<实施例中的特征>

接下来，将描述实施例中的特征。第一实施例中的第一特征例如是：如图3A和3B所示，假设将半导体芯片CHP1和封装结构PKG1安装在布线衬底WB上，盖子LD1被提供为覆盖半导体芯片CHP1并且被固定到布线衬底WB的表面而在平面图中与封装结构PKG1不重叠。

据此，没有将形成有非易失性存储器的半导体芯片CHP2作为裸芯片安装在布线衬底WB上，而是在被密封在封装结构PKG1内的状态下安装在布线衬底WB上。根据该实施例的半导体器件SA1，可抑制布线衬底WB的变形所伴随的应力被施加在半导体芯片CHP2上。换句话说，形成有非易失性存储器的半导体芯片CHP2被密封在封装结构PKG1内，而与布线衬底WB不直接接触；因此，半导体芯片CHP2几乎不受布线衬底WB的变形所伴随的应力的影响。因而，图3A和3B所示的实施例中的半导体器件SA1可缓和施加在半导体芯片CHP2上的应力；其结果是，可保持形成于半导体芯片CHP2中的振荡器的振荡精度，从而抑制非易失性存储器的操作故障。

根据实施例中的第一特征，如图3A和3B所示，盖子LD1被形成为覆盖半导体芯片CHP1，而它被形成为在平面图中与封装结构PKG1不重叠。其结果是，根据实施例中的第一特征，可改善其中形成有具有很大发热量的中央处理单元的半导体芯片CHP1的散热效率。因此，根据实施例中的第一特征，可抑制由于半导体芯片CHP1中的温度上升所引起的电路的故障，并且因此，可改善半导体器件SA1的可靠性。在实施例中，为了缓和施加在具有非易失性存储器的半导体芯片CHP2上的应力，将半导体芯片CHP2密封在封装结构内并且将封装结构PKG1安装在布线衬底WB上。据此，在实施例的半导体器件SA1中，封装结构PKG1比具有中央处理单元的半导体芯片CHP1更厚。例如，像图2所示的现有技术一样，当盖子LD被布置成横跨在半导体芯片CHP1和封装结构PKG1上时，薄的半导体芯片CHP1与盖子LD之间的空隙变大并且填充空隙的低热导率的粘合剂ADH2变厚。其结果是，像如图2所示的现有技术一样，在将平板盖子LD布置成横跨在具有不同厚度的半导体芯片CHP1和封装结构PKG1上的结构中半导体芯片CHP1的散热效率劣化。在这种情况下，半导体芯片CHP1的温度上升，从而在形成于半导体芯片CHP1中的电路中发生故障的可能性上升了。尤其是，当在半导体芯片CHP1中形成了很大发热量的大型中央处理单元时，认为可能容易发生电路的故障。

相反，根据图3A和3B所示的实施例的半导体器件SA1具有用于覆盖半导体芯片CHP1的盖子LD1，半导体芯片CHP1被固定在布线衬底WB的表面上，而在平面图中与封装结构PKG1不重叠(第一特征)。根据该实施例，因为盖子LD1不必覆盖封装结构PKG1，因此盖子LD1可被形成为仅覆盖半导体芯片CHP1，从而减小了半导体芯片CH1与其本身之间的空隙，而与封装结构PKG1的厚度无关。这使得用于将盖子LD1粘合到半导体芯片CHP1的低导热率的粘合剂ADH2更薄。换句话说，半导体芯片CHP1可更接近由高热导率的金属材料所形成的盖子LD1，由此从盖子LD1有效地释放了在半导体芯片CHP1中所产生的热量。

根据该实施例中的第一特征，盖子LD1被布置成仅覆盖半导体芯片CHP1；因此，高热导率的盖子LD1可被布置成更接近半导体芯片CHP1，而与封装结构PKG1的厚度无关，从而提高了从半导体芯片CHP1的散热效率。根据该实施例的半导体器件SA1，可缓和施加在半导体芯片CHP2上的应力并且同时提高从半导体芯片CHP1的散热效率。该实施例可抑制形成于半导体芯片CHP1中的电路的故障，同时抑制形成于半导体芯片CHP2中的非易失性存储器的操作故障，从而获得提高了半导体器件SA1的可靠性的显着效果。

接着，该实施例中的第二特征例如是如图3B所示盖子LD1包括上表面部分SU、凸缘部分FLG、以及倾斜部分SLP。具体地说，盖子LD1包括布置在半导体芯片CHP1上的上表面部分SU、固定到布线衬底WB的表面的凸缘部分FLG、以及用于使上表面部分SU与凸缘部分FLG相耦合的倾斜部分SLP。因而，根据该实施例中的第二特征，布线衬底WB的表面距上表面部分SU的顶表面的距离变得大于布线衬底WB的表面距凸缘部分FLG的顶表面的距离。

其结果是，根据该实施例中的第二特征，可获得以下效果。例如，盖子LD1是由上表面部分SU、凸缘部分FLG、以及倾斜部分SLP形成的，这可提高盖子LD1的刚性。具体地说，根据该实施例中的第二特征，盖子LD1不是被形成为平板形状，而是形成在由上表面部分SU、凸缘部分FLG、以及倾斜部分(锥形)SLP所实现的刚性结构中。其结果是，即使当将热负荷施加到半导体器件SA1上时，也可抑制布线衬底WB的翘曲。简而言之，根据该实施例中的半导体器件SA1，因为刚性盖子LD1被固定到布线衬底WB，因此即使当翘曲试图在布线衬底WB中出现时，刚性盖子LD1也可抑制上述，因而提高了半导体器件SA1的可靠性。

根据该实施例中的第二特征，如图3B所示，因为盖子LD1的凸缘部分FLG接近布线衬底WB，因此盖子LD1的凸缘部分FLG与布线衬底WB的表面之间的空隙(间隔)可减小。这使得用于将盖子LD1的凸缘部分FLG粘合到布线衬底WB的表面的粘合剂ADH1的涂敷量更小。

关于这一点，例如，在使用图2的相关技术中所示的平板盖子LD的情况下，平板盖子LD与布线衬底WB的表面之间的空隙必然变大，并且填充空隙的粘合剂ADH1的涂敷量变得更多。粘合剂ADH1的涂敷量的增加意味着必须确保用于粘合剂ADH1的相应涂敷区域，这导致作为粘合剂ADH1的涂敷区域的死区增大；其结果是，半导体器件SAR2的尺寸增大。

相反，根据该实施例的第二特征，可减小盖子LD1的凸缘部分FLG与布线衬底WB的表面之间的空隙；因此，可减少用于将盖子LD1的凸缘部分FLG粘合到布线衬底WB的表面的粘合剂ADH1的涂敷量。根据该实施例中的第二特征，这使得粘合剂ADH1的涂敷区域更小，从而实现半导体器件SA1的小型化。

此外，通过减小盖子LD1的凸缘部分FLG与布线衬底WB的表面之间的空隙，可获得以下效果。具体地说，与金属材料相比，粘合剂ADH1通常具有更高的耐热性。从提高散热效率的角度来看，优选的是填充盖子LD1的凸缘部分FLG与布线衬底WB的表面之间的空隙的粘合剂ADH1应当更薄。例如，在使用图2的相关技术中所示的平板盖子LD的情况下，平板盖子LD与布线衬底WB的表面之间的空隙必然变大，并且填充空隙的粘合剂ADH1变得更厚。在使用平板盖子LD的情况下，在半导体芯片CHP1中所产生的热被传递到由金属材料制成的盖子LD并被释放。在这里，因为用于使盖子LD粘合到布线衬底WB的高耐热性的粘合剂ADH1很厚，因此传递到盖子LD的热几乎不传递到布线衬底WB。简而言之，在图2的相关技术中所示的平板盖子LD中，到布线衬底WB的辐射路径并不完全作为传递到盖子LD的热量的散热路径。换句话说，在图2所示的现有技术中，主要来自盖子LD的散热路径被限制为通过空气的散热路径，并且从提高从半导体器件SAR2到外部环境的散热效率的角度来看，存在改进的余地。

相反，在该实施例中，可减小盖子LD1的凸缘部分FLG与布线衬底WB的表面之间的空隙；因此，填充盖子LD1的凸缘部分FLG与布线衬底WB的表面之间的空隙的高耐热性的粘合剂ADH1的厚度减小。根据该实施例中的半导体器件SA1，到布线衬底WB的辐射路径完全作为传递到盖子LD1的热量的散热路径。简而言之，在该实施例中，从盖子LD1开始的散热路径不局限于通过空气的散热路径，而是到布线衬底WB的辐射路径也有助于有效地释放在半导体芯片CHP1中所产生的热量。根据该实施例中的第二特征，可充分地使用到布线衬底WB的辐射路径，从而提高从半导体器件SA1到外部环境的散热效率。

接下来，对实施例中的第三特征进行描述。图4是示出了图3B的一部分的放大图。例如，在图4中，该实施例中的第三特征是用于使盖子LD1的凸缘部分FLG粘合到布线衬底WB的粘合剂ADH1以及用于使盖子LD1的上表面部分SU粘合到半导体芯片CHP1的粘合剂ADH2是由不同材料形成的。对于用于使盖子LD1的凸缘部分FLG粘合到布线衬底WB的粘合剂ADH1而言，优选地需要用于将凸缘部分FLG可靠地固定到布线衬底WB的功能。另一方面，对于用于使盖子LD1的上表面部分SU粘合到半导体芯片CHP1的粘合剂ADH2而言，优先地需要用于提高通过粘合剂ADH2从半导体芯片CHP1到盖子LD1的散热效率的功能。根据该实施例中使得粘合剂ADH1和粘合剂ADH2是由不同材料制成的第三特征，高材料强度的材料用作粘合剂ADH1的材料并且高热导率的材料用作粘合剂ADH2的材料。简而言之，根据该实施例中的第三特征，可根据优选用途有利地选择材料。例如，主要由环氧树脂所制成的热固性树脂可用作用于使盖子LD1的凸缘部分FLG粘合到布线衬底WB的粘合剂ADH1，并且此外，可以在热固性树脂中混合含有氧化硅的填料以增强材料强度。另一方面，主要由硅树脂制成的橡胶树脂可用作用于使盖子LD1的上表面部分SU粘合到半导体芯片CHP1的粘合剂ADH2，并且此外，可以在其中混合含有金属或金属氧化物的填料以提高热导率。填料还可以在粘合剂ADH1中含有金属或金属氧化物以提高热导率。这是因为在该实施例中从盖子LD1的凸缘部分FLG到布线衬底WB的散热路径被认为是重要的问题，并且是与根据上述第二特征的薄的粘合剂ADH1以及粘合剂ADH1本身的热导率的提高的协同效应。因此从凸缘部分FLG到布线衬底WB的散热效率可得到提高。因此，作为粘合剂ADH1，从提高材料强度的角度来看，优选地是可以混合含有氧化硅的填料，并且从提高热导率的角度来看可以混合含有金属或金属氧化物的填料。

将描述该实施例中的第四特征。该实施例中的第四特征例如是如图3所示用于填充半导体芯片CHP1与布线衬底WB之间的空隙的底部填充UF1以及用于填充封装结构PKG1与布线衬底WB之间的空隙的底部填充UF2是由不同材料制成的。据此，可提高半导体芯片CHP1和封装结构PKG1这两者中的安装可靠性。其结果是，可提高该实施例中的整个半导体器件SA1的可靠性。

例如，用于填充布线衬底WB与半导体芯片CHP1之间的空隙的底部填充UF1具有提高半导体芯片CHP1中的安装可靠性的功能。具体地说，因为布线衬底WB和半导体芯片CHP1是由不同材料形成的，因此布线衬底WB的线性膨胀系数与半导体芯片CHP1的线性膨胀系数不同。除非采取一些对策，否则由于两个线性膨胀系数之间的差异，可能会在布线衬底WB中发生翘曲，并且半导体芯片CHP1和凸块电极BMP1可能脱落，从而导致安装失败。因此，取决于布线衬底WB与半导体芯片CHP1之间的线性膨胀系数的差异，使用专用于填充布线衬底WB与半导体芯片CHP1之间的空隙的底部填充UF1，这可抑制翘曲以及凸块电极BMP1脱落。

类似地，用于填充布线衬底WB与封装结构PKG1之间的空隙的底部填充UF2具有提高封装结构PKG1的安装可靠性的功能。因为布线衬底WB和封装结构PKG1是由不同材料形成的，因此布线衬底WB的线性膨胀系数与封装结构PKG1的线性膨胀系数不同。除非采取一些对策，否则由于两个线性膨胀系数之间的差异，可能会在布线衬底WB和封装结构PKG1中发生翘曲，并且焊球SB2可能脱落，从而导致安装失败。因此，取决于布线衬底WB与封装结构PKG1之间的线性膨胀系数的差异，使用专用于填充布线衬底WB与封装结构PKG1之间的空隙的适当底部填充UF2，这可抑制翘曲以及焊球BMP2脱落。

在这里，半导体芯片CHP1的材料与封装结构PKG1的材料不同。因此，用于填充布线衬底WB与半导体芯片CHP1之间的空隙的底部填充UF1的材料可以与用于填充布线衬底WB与封装结构PKG1之间的空隙的底部填充UF2的材料不同。

例如，在安装在车辆上的要求高质量的半导体器件SA1中，底部填充UF1和底部填充UF2可是由不同材料形成的。因而，可选择用于建立半导体芯片CHP1与布线衬底WB之间的安装可靠性的合适材料，以作为用于填充布线衬底WB与半导体芯片CHP1之间的空隙的底部填充UF1。类似地，可以选择用于建立封装结构PKG1与布线衬底WB之间的安装可靠性的合适材料，以作为用于填充布线衬底WB与封装结构PKG1之间的空隙的底部填充UF2。根据该实施例中的第四特征，通过使用用于专用用途的相应底部填充，可最大限度地提高半导体芯片CHP1的安装可靠性以及封装结构PKG1的安装可靠性。其结果是，根据该实施例中的半导体器件SA1，可确保高质量。

然而，当可实现具有高安装可靠性的高质量半导体器件SA1时，用于填充布线衬底WB与半导体芯片CHP1之间的空隙的底部填充UF1和用于填充布线衬底WB与封装结构PKG1之间的空隙的底部填充UF2可是由相同材料形成的。例如，在如图3B所示的实施例中，具有第二特征的刚性盖子LD1确定地固定半导体芯片CHP1，并且刚性盖子LD1抑制布线衬底WB本身翘曲。据此，在该实施例中，即使当底部填充UF1和底部填充UF2是由相同材料形成的，也可提供高质量的半导体器件SA1。因此，考虑到此，当底部填充UF1和底部填充UF2是由相同材料形成时，该材料应当优选地是适合于封装结构PKG1的安装可靠性的材料，而不是适合于半导体芯片CHP1的安装可靠性的材料。这是因为在该实施例中封装结构PKG1没有被盖子LD1覆盖并且没有被盖子LD1固定，并且因此，重要的是使底部填充UF2用作为足以缓和由于线性膨胀系数的差异所引起的应力的产生的应力缓和层(缓冲层)。

如上所述，在该实施例中，从提供高质量的半导体器件SA1的角度来看，底部填充UF1和底部填充UF2可是由不同材料形成的。然而，在该实施例中，具有第二特征的刚性盖子LD1可靠地固定半导体芯片CHP1；因此，即使当底部填充UF1和底部填充UF2是由相同材料形成的，也可提供具有高安装可靠性的高质量的半导体器件SA1。在这种情况下，与形成不同材料的底部填充UF1和底部填充UF2的情况相比，可降低制造成本。

将描述该实施例中的第五特征。该实施例中的第五特征例如是如图3B所示盖子LD1的表面位于比封装结构PKG1的表面更高的位置。据此，例如，在运送时，当该实施例中的半导体器件SA1与障碍物接触时，布置在较高位置的盖子LD1可能经常与障碍物接触。这可保护未被盖子LD1保护的封装结构PKG1以免接触外部障碍物。

此外，与该实施例中的第五特征一起，有效的是如图3A所示盖子LD1的平面形状可被形成为L形，并且盖子LD1的平面尺寸可被扩大到占据布线衬底WB的平面尺寸的一半以上。这是因为在这种情况下，即使当上下翻转半导体器件SA1时，盖子LD1的顶表面的高度可抑制半导体器件SA1相对于表面倾斜，从而确保半导体器件SA1的平坦定位。

根据上述，根据该实施例的第五特征，可保护密封在封装结构PKG1内的半导体芯片CHP2。此外，当上下翻转半导体器件SA1时，可确保半导体器件SA1在平坦位置；因此，可提高在将多个焊球SB1安装在布线衬底WB的后表面上的处理中的可操作性并且可提高客户处理的可操作性。

<进一步的改进研究>

本发明人等已经研究了将要描述的进一步改进。具体地说，如图3B所示，盖子LD1通过粘合剂ADH1而粘合到布线衬底WB；在这里，本发明人等已经发现了粘合区域的改进空间，这将参考附图进行描述。

图5是部分地示出了布线衬底WB的截面的截面图。如图5所示，在布线衬底WB中形成多层布线层。具体地说，在芯衬底1S的顶表面侧上形成布线WL2和布线WL1并且形成阻焊膜SR1以覆盖布线WL1。另一方面，在芯衬底1S的后表面侧上，形成布线WL3和布线WL4并且形成阻焊膜SR2以覆盖布线WL4。在这里，为了方便起见，将包括在最接近布线衬底WB的顶表面的深度所形成的布线WL1的层称为第一布线层，并且将包括在布线WL1的底层中所形成的布线WL2的层称为第二布线层。类似地，将包括在最接近布线衬底WB的后表面的深度所形成的布线WL4的层称为第四布线层，并且将包括在比布线WL4更接近芯衬底1S的位置上所形成的布线WL3的层称为第三布线层。据此，布线衬底WB包括形成于芯衬底1S的顶表面侧上的第一布线层和第二布线层以及形成于芯衬底1S的后表面侧上的第三布线层和第四布线层。例如，在芯衬底1S中形成了在其内壁上形成有导电膜(镀膜)的通孔，并且通过该通孔，形成于芯衬底1S的顶表面侧上的布线层(第一布线层和第二布线层)与形成于芯衬底1S的后表面侧上的布线层(第三布线层和第四布线层)电耦合。如图5所示，包括布线WL1的第一布线层通过插塞与包括布线WL2的第二布线层电耦合。类似地，包括布线WL3的第三布线层通过插塞与包括布线WL4的第四布线层耦合。

当通过粘合剂将盖子粘合到如此包括的布线衬底WB时，如果第一布线层存在于涂敷粘合剂的粘合区域之下的粘合区域中，则本发明人等人发现可能会在包含在第一布线层中的布线中发生断开连接故障。具体地说，图6是示意性地示出了由于用于使盖子LD1粘合到布线衬底WB的粘合剂ADH1而使包含在布线衬底WB的第一布线层中的布线WL1破损的状态的视图。在图6中，布线WL1形成在最接近布线衬底WB的表面的第一布线层中，并且阻焊膜SR1被形成为覆盖布线WL1。在阻焊膜SR1的表面上，涂敷粘合剂ADH1，并且通过粘合剂ADH1，使盖子LD1的凸缘部分FLG粘合到阻焊膜SR1的表面。

根据本发明人等的研究，由于粘合剂ADH1的收缩所引起的应力容易集中在粘合剂ADH1的涂敷区域上，并且应力集中导致如图6所示的从阻焊膜SR1开始的裂纹CLK。本发明人等已经发现该裂纹CLK到达被阻焊膜SR1覆盖的第一布线层的布线WL1，并且在布线WL1中可能会发生断开连接故障。简而言之，当用于形成第一布线层的布线WL1存在于在平面图中与粘合剂ADH1的涂敷区域重叠的位置时，在布线WL1中容易发生断开连接故障。在实施例中，执行进一步改进以便防止由于粘合剂ADH1的应力集中而导致的第一布线层中的布线WL1的断开连接故障。下面将描述改进实施例中的进一步特征。

<实施例的进一步特征>

防止由于粘合剂ADH1的应力集中而引起的第一布线层中的布线WL1的断开连接故障的基本精神是限制用于将盖子LD1粘合到布线衬底WB的粘合剂ADH1的涂敷区域。在该基本精神中，在平面图中与形成第一布线层的布线WL1重叠的位置上不形成粘合剂ADH1的涂敷区域(粘合区域)。换句话说，在上述基本精神中，在除在平面图中与形成第一布线层的布线WL1重叠的位置之外的其它位置上形成粘合剂ADH1的涂敷区域。将参考附图对该基本精神进行具体描述。

图7A和7B是示意性地示出了在平面图中在与形成第一布线层的布线WL1的重叠位置上未形成粘合剂ADH1的涂敷区域(粘合区域)的结构的视图。尤其是，图7A是示意性地示出了平面图中的布线衬底WB、盖子LD1、以及布线WL1之间的位置关系的视图，并且图7B是示意性地示出了在布线WL1之上未形成用于粘合盖子LD1的粘合剂ADH1的粘合区域的截面图，。

首先，图7A示出了布线衬底WB中的形成第一布线层的布线WL1在平面图中在与盖子LD1的凸缘部分FLG的重叠位置上延伸的结构示例。在这种情况下，如图7B所示，盖子LD1的凸缘部分FLG和布线衬底WB(阻焊膜SR1)未通过粘合剂ADH1粘合。这可防止由于在平面图中在与布线WL1的重叠区域中的粘合剂ADH1的应力集中所引起的裂纹的产生。其结果是，可防止由裂纹所引起的布线WL1的断开连接故障。换句话说，在该实施例中，与包含在第一布线层中的布线WL1重叠的盖子LD1的凸缘部分FLG是非粘合部分。因而，在该实施例中，未将粘合剂ADH1涂敷在被阻焊膜SR1覆盖的最外表面中的在平面图中与布线WL1的重叠位置上，因而抑制了由于根据粘合剂ADH1的收缩的应力集中所引起的裂纹本身的产生。其结果是，根据该实施例，可预先避免由于裂纹所引起的布线WL1的断开连接故障。

然而，必须通过粘合剂ADH1将盖子LD1固定到布线衬底WB；因此，盖子LD1的凸缘部分FLG的所有区域不能是非粘合部分，而是凸缘部分FLG的一些部分必须通过粘合剂ADH1粘合到布线衬底WB。下面将描述将凸缘部分FLG固定到盖子LD1和布线衬底WB的可能的粘合位置的示例。

图8A和8B是示意性地示出了在与第一布线层相同的层中形成大面积的宽图案(实心图案)WP，并且在平面图中与该宽图案WP的重叠位置可以是可能的粘合剂ADH1的涂敷区域(粘合区域)的视图。尤其是，图8A示意性地示出了布线衬底WB、盖子LD1、以及宽图案WP之间的平坦位置关系，并且图8B是意性地示出了可在宽图案WP之上形成用于粘合盖子LD1的粘合剂ADH1的粘合区域的截面图。

在这里，“宽图案WP”是指具有比形成第一布线层的布线WL1的布线宽度更大宽度的图案。

图8A示出了在平面图中与盖子LD1的凸缘部分FLG的重叠位置处宽图案WP在与布线衬底WB的第一布线层相同的层中扩展的结构示例。在这种情况下，如图8B所示，盖子LD1的凸缘部分FLG和布线衬底WB(阻焊膜SR1)可通过粘合剂ADH1粘合。盖子LD1可通过粘合剂ADH1粘合到布线衬底WB。换句话说，在平面图中与宽图案WP重叠的盖子LD1的凸缘部分FLG将包含粘合部分。可通过粘合剂ADH1将在平面图中与形成于与第一布线层相同层中的宽图案WP重叠的盖子LD1的凸缘部分FLG粘合到布线衬底WB(阻焊剂SR1)的原因如下。此外，在该情况下，由于根据粘合剂ADH1的收缩的应力集中而容易在粘合区域的底层的阻焊膜SR1中出现裂纹。即使当出现裂纹并且裂纹到达宽图案WP时，宽图案WP的宽度远大于图7A和7B中所示的布线WL1的布线宽度。因此即使当裂纹到达宽图案WP时，产生宽图案WP的断开连接故障的可能性也很小。此外，宽图案WP很少用作信号线，但常常用于稳定参考电势(GND)和虚设图案的目的；因此，即使当在宽图案WP中出现了断开连接故障时，也不会成为问题。由于上述原因，在该实施例中，在平面图中与宽图案WP重叠的盖子LD1的凸缘部分FLG是可能的粘合部分。据此，在该实施例中，可通过粘合剂ADH1使盖子LD1粘合到布线衬底WB，同时避免在与被阻焊膜SR1所覆盖的最外表面中的布线WL1的重叠位置处涂敷粘合剂ADH1，并且同时防止由于裂纹所导致的布线WL1的断开连接故障。

接下来，图9A和9B是示意性地示出了在形成有布线WL1的第一布线层中在平面图中与布线WL1不重叠的位置形成粘合剂ADH1的涂敷区域(粘合区域)的视图。尤其是，图9A是示意性地示出了布线衬底WB、盖子LD1、以及布线WL1之间的平坦位置关系的视图并且图9B是示意性地示出了可在平面图中与布线WL1不重叠的区域中提供用于附连盖子LD1的粘合剂ADH1的粘合区域的截面图。

图9A示出了形成于布线衬底WB的第一布线层中的布线WL1在平面图中与盖子LD1的凸缘部分FLG不重叠的位置处扩展的结构示例，在这种情况下，如图9B所示，可通过粘合剂ADH1使盖子LD1的凸缘部分FLG粘合到布线衬底WB(阻焊膜SR1)。据此，可通过粘合剂ADH1使盖子LD1和布线衬底WB彼此粘合。具体地说，在平面图中与布线WL1不重叠的盖子LD1的凸缘部分FLG包含粘合部分。据此，可按照通过形成于第一布线层中的粘合剂ADH1粘合到布线衬底WB的粘合方式形成在平面图中与布线WL1不重叠的盖子LD1的凸缘部分FLG的原因如下。此外，在这种情况下，由于根据粘合剂ADH1的收缩的应力集中，在粘合区域的底层中的阻焊膜SR1中容易出现裂纹。即使当裂纹出现时，因为布线WL1没有形成在粘合区域的底层中，因此裂纹很难到达在平面图中与粘合区域不重叠的区域；因此，即使当裂纹出现时，在平面图中与粘合区域不重叠的布线WL1中产生断开连接故障的可能性也很小。根据上述原因，在该实施例中，在平面图中与布线WL1不重叠的盖子LD1的凸缘部分FLG被定义为粘合部分。据此，在该实施例中，在被阻焊膜SR1覆盖的最外表面中的与布线WL1重叠的位置不涂敷粘合剂ADH1，以避免由于裂纹所导致的布线WL1中的断开连接故障，并且盖子LD1可通过粘合剂ADH1粘合到布线衬底WB。

接着，图10A和图10B是示意性地示出了在第二布线层中形成布线WL2并且在平面图中与布线WL2的重叠位置处形成粘合剂ADH1的涂敷区域(粘合区域)的视图。尤其是，图10A是示意性地示出了布线衬底WB、盖子LD1、以及布线WL2之间的平坦位置关系的视图，图10B是示意性地示出了可在平面图中与布线WL2的重叠区域中提供用于粘合盖子LD1的粘合剂ADH1的粘合区域的截面图。

图10A示出了形成于布线衬底WB的第二布线层中的布线WL2在平面图中与盖子LD1的凸缘部分FLG重叠的位置处扩展的结构示例。在这种情况下，如图10B所示，盖子LD1的凸缘部分FLG可通过粘合剂ADH1粘合到布线衬底WB(阻焊膜SR1)。据此，盖子LD1和布线衬底WB可通过粘合剂ADH1而彼此粘合。在平面图中与布线WL2重叠的盖子LD1的凸缘部分FLG将包含粘合部分。在平面图中与形成于第二布线层中的布线WL2重叠的盖子LD1的凸缘部分FLG可形成为通过粘合剂ADH1粘合到布线衬底WB(阻焊膜SR1)的理由如下。此外，在这种情况下，因为根据粘合剂ADH1的收缩的应力集中，在粘合区域的底层中的阻焊膜SR1中容易出现裂纹。即使当出现裂纹时，因为在最接近粘合区域的第一布线层中未形成布线，因此即使当裂纹到达第一布线层时，也不会发生断开连接故障。在位于比粘合区域的底层更低位置的第一布线层的底层中形成了包含在第二布线层中的布线WL2；第二布线层位于比第一布线层更深的位置，并且因此，裂纹难以到达该位置，并且即使出现裂纹，在平面图中与粘合区域重叠的第二布线层中的布线WL2中产生断开连接故障的可能性很小。根据上述理由，在该实施例中，在平面图中与第二布线层的布线WL2重叠的盖子LD1的凸缘部分FLG是可能的粘合区域。在该实施例中，在平面图中与被阻焊膜SR1覆盖的最外表面中的布线WL1重叠的位置处不涂敷粘合剂ADH1，以避免由裂纹所引起的布线WL1中的断开连接故障，盖子LD1可通过粘合剂ADH1粘合到布线衬底WB。

如上所述，由此实现了在除在平面图中与形成第一布线层的布线WL1的重叠位置之外的其它位置处形成粘合剂ADH1的涂敷区域(粘合区域)的基本精神。在下文中，将描述用于实现基本精神的具体结构示例。

图11是示出了实施例中的布线衬底WB的布局结构示例的示意图，在图11中，将形成有中央处理单元的半导体芯片CHP1和利用所形成的非易失性存储器来密封半导体芯片的封装结构PKG1安装在矩形布线衬底WB中。在布线衬底WB中形成多个布线WL1。如图5所示，在布线衬底WB中形成多层布线；在图11中，在最接近布线衬底WB的表面的位置中形成多个布线WL1。如图11所示，安装在布线衬底WB上的半导体芯片CHP1和封装结构PKG1通过多个布线WL1电耦合。据此，形成于半导体芯片CHP1中的中央处理单元可对形成于封装结构PKG1内的半导体芯片中的非易失性存储器进行控制。例如，在布线衬底WB中还形成了在布线衬底WB的边缘部分中延伸的其它布线WL1。此后，将粘合剂ADH1涂敷到布线衬底WB的边缘部分。

在这里，在该实施例中，将由金属材料制成的盖子布置成覆盖半导体芯片CHP1并将其固定到布线衬底WB的表面，而在平面图中与封装结构PKG1不重叠。从图11可以看出，形成于图11的AR区域中的布线WL1具有在平面图中与盖子的凸缘部分重叠的部分。在该实施例中，将图7所示的基本精神应用于形成于图11的区域AR中的布线WL1以使得盖子的凸缘部分可以不通过粘合剂ADH1粘合到布线衬底WB。据此，可避免由粘合剂的应力集中所引起的裂纹出现在在平面图中与布线WL1重叠的区域AR中。其结果是，可避免由于裂纹所引起的布线WL1中的断开连接故障。简而言之，在图11所示的实施例的布线衬底WB中，在平面图中与包含在第一布线层中的区域AR中的布线WL1重叠的盖子的凸缘部分是非粘合部分。

此外，在该实施例中，如图11所示，包含在第一布线层中的布线WL1不形成于布线衬底WB的边缘部分中，而是将粘合剂ADH1涂敷到布线衬底WB的边缘部分。换句话说，在图11所示的布线衬底WB中，在边缘部分中实现了图9所示的基本精神。据此，在避免了布线WLL中的断开连接故障的同时，布线衬底WB可通过粘合剂ADH1粘合到布置在布线衬底WB的边缘部分中的在平面图中与布线sWL1不重叠的盖子的凸缘部分，。

然而，在图11所示的结构中，因为布线WL1未延伸到布线衬底WB的边缘部分，因此一些布线必须延伸到布线衬底WB的边缘部分，最终与形成于布线衬底WB的后表面上的边缘部分中的焊球电耦合。在该实施例中，如图11所示，包含在第一布线层中的布线WL1与插塞PLG相耦合，而不延伸到布线衬底WB的边缘部分。如图12所示，包含在第二布线层中的布线WL2延伸到布线衬底WB的边缘部分。在这里，包含在图11所示的第一布线层中的布线WL1通过插塞PLG与包含在图12所示的第二布线层之中的布线WL2电耦合。此外，图12所示的布线WL2通过形成于芯衬底中的通孔与图5所示的第三布线层中的布线WL3以及第四布线层中的布线WL4电耦合，并且最终与形成于在布线衬底WB的后表面上的边缘部分中的焊球电耦合。在这种情况下，图12中所示的布线WL2和图11中所示的粘合剂ADH1的涂敷区域在平面图中彼此重叠；然而，形成布线WL2的第二布线层被形成在比形成布线WL1的第一布线层更深的位置，并且裂纹难以到达该位置。因此，即使当在粘合区域的底层中出现裂纹时，认为在平面视图中与粘合区域重叠的第二布线层中产生直到布线WL2的断开连接故障的可能性较小。根据上述，在该实施例中，在平面图中与第二布线层中的布线WL2重叠的区域中形成粘合区域。如上所述，将图7所示的基本精神应用于形成于图11的区域AR中的布线WL1，并且在图11和12所示的实施例中的布线衬底WB中，将图10所示的基本精神应用于形成于图12的边缘部分中的布线WL2。换句话说，根据图11和图12所示的布线衬底WB，实现了在除在平面中与布线WL1重叠的位置之外的任何其它位置提供粘合剂ADH1的涂敷区域(粘合区域)这样的基本精神，这可避免由于粘合剂ADH1的应力集中所引起的第一布线层中的布线WL1的断开连接故障。

图13是示出将盖子LD1安装在图11所示的布线衬底WB上的状态的顶视平面图。如图13所示，布线衬底WB通过在涂敷区域中改进的粘合剂ADH1粘合到盖子LD1的凸缘部分FLG。然而，如图13所示，不局限于连续形成粘合剂ADH1的涂敷区域的结构，但是例如，可以采用如图14所示的不连续地形成粘合剂ADH1的涂敷区域的结构。

<半导体器件的制造方法>

如上所述包括根据该实施例的半导体器件，并且将在下文中参考附图对其制造方法进行描述。

首先，如图15A和15B所示，制备布线衬底WB。如图15A所示，布线衬底WB的表面包括安装半导体芯片的芯片安装区域(第一区域)R1以及安装封装结构的封装安装区域(第一区域)R2。在芯片安装区域R1中形成暴露端子(电极)的开口部分(未示出)，并且例如，如图15B所示，在从开口部分暴露的端子中形成预备焊料PS。此外，在封装安装区域R2中还形成暴露端子(电极)的开口部分(未示出)并且对从开口部分暴露的端子(未示出)应用表面处理。作为表面处理，例如，可使用利用Ni/Pd/Au的化学镀处理。

此后，如图16A和16B所示，在形成于芯片安装区域R1和封装安装区域R2中的端子中形成助焊剂FX。例如，对这些助焊剂FX可使用印刷技术和引脚转印技术。可通过使用印刷技术和引脚转印技术在芯片安装区域R1中形成助焊剂FX，而在封装安装区域R2中可印刷预备焊膏而不是助焊剂FX。

如图17A和17B所示，首先，将封装结构PKG1安装在布线衬底WB中的封装安装区域R2上，并且此后，将半导体芯片CHP1安装在布线衬底WB中的芯片安装区域R1上。封装结构PKG1和半导体芯片CHP1的安装顺序不局限于上述，而是例如首先将半导体芯片CHP1安装在布线衬底WB中的芯片安装区域R1上，并且此后，可以将封装结构PKG1安装在布线衬底WB中的封装安装区域R2上。在这里，将半导体芯片CHP1安装在布线衬底WB的表面上以使得形成于半导体芯片CHP1的后表面上的凸块电极BMP1与形成于布线衬底WB的端子相耦合。类似地，将封装结构PKG1安装在布线衬底WB的表面上以使得形成于封装结构PKG1的后表面上的焊球SB2可以与形成于布线衬底WB中的端子相耦合。此后，如图18A和18B所示，对安装半导体芯片CHP1和封装结构PKG1的布线衬底WB执行回流处理(热处理)。据此，半导体芯片CHP1的凸块电极BMP1可通过焊料与布线衬底WB的端子相耦合，并且同时，封装结构PKG1的焊球SB2可通过焊料与布线衬底WB的端子相耦合。

如图19A和19B所示，在作为预处理的助焊剂清洗之后，执行烘焙处理(加热处理)。例如，在用底部填充UF1填充半导体芯片CHP1与布线衬底WB之间的空隙之后，用底部填充UF2填充封装结构PKG1与布线衬底WB之间的空隙。在这里，例如，底部填充UF1和底部填充UF2可以由不同的材料形成。在这种情况下，可使用适合于提高半导体芯片CHP1和布线衬底WB之间的接合可靠性的底部填充UF1，并且可使用适合于提高封装结构PKG1与布线衬底WB之间的接合可靠性的底部填充UF2。另一方面，底部填充UF1和底部填充UF2可以是由相同材料形成的。在这种情况下，可降低制造成本以及工艺数量。

如图20A和20B所示，将粘合剂ADH1涂敷到布线衬底WB的边缘部分的一部分，并且进一步将粘合剂ADH2涂敷到半导体芯片CHP1。在这里，粘合剂ADH1的涂敷区域被形成为在平面图中与形成于最接近布线衬底WB的表面的最上层中的第一布线层不重叠。

粘合剂ADH1和粘合剂ADH2是由不同材料形成的。例如，作为粘合剂ADH1，可以使用主要由环氧树脂制成的热固性树脂，并且此外为了增强材料强度，含有氧化硅的填料可混合在热固性树脂中。另一方面，作为粘合剂ADH2，可使用主要由硅树脂制成的橡胶类树脂。此外，为了提高热传导率，可在此混合含有金属或金属氧化物的填料。

此后，如图21A和21B所示，将由金属材料制成的盖子LD1布置在布线衬底WB上以覆盖半导体芯片CHP1而在平面图中与封装结构PKG1不重叠。在这里，在平面图中，盖子LD1具有与半导体芯片CHP1重叠的上表面部分SU、固定到布线衬底WB的表面的凸缘部分FLG、以及用于使上表面部分SU和凸缘部分FLG相耦合的倾斜部分SLP。所涂敷的粘合剂ADH1将盖子LD1固定到布线衬底WB的表面。在这里，因为粘合剂ADH1的涂敷区域形成为在平面图中与形成于最接近布线衬底WB的表面的最上层中的第一布线层不重叠，因此盖子LD1的凸缘部分FLG具有粘合剂ADH1在那里附着的粘合部分以及不具有粘合剂ADH1的非粘合部分。

此后，如图22A和22B所示，利用安装在布线衬底WB的后表面上的多个焊球SB1，执行回流处理。如上所述，可制造根据该实施例的半导体器件SA1。

<变型示例1>

图23是示出了根据变型示例1的半导体器件SA2的平面结构的顶视平面图。在图23中，在根据变型示例1的半导体器件SA2中，在封装结构PKG1和布线衬底WB之间的空隙中未形成底部填充。如上所述，可节省底部填充的形成，并且在这种情况下，可降低半导体器件SA2的制造成本。

<变型示例2>

图24是示出了根据变型示例2的半导体器件SA3的平面结构的顶视平面图。在图24中，在根据变型示例2的半导体器件SA3中，在盖子LD2中形成凹部，并且封装结构PKG1可被布置成插入到该凹部中。

<变型示例3>

图25是示出了根据变型示例3的半导体器件SA4的平面结构的顶视平面图，在图25中，在根据变型示例3的半导体器件SA4中，盖子LD3的平面形状是包括具有不同宽度的凸缘部分FLG1和凸缘部分FLG2的矩形。尤其是，与封装结构PKG1相邻的凸缘部分FLG2的宽度小于凸缘部分FLG1的宽度。这是因为在凸缘部分FLG2之下的层中形成了用于使被盖子LD3覆盖的封装结构PKG1与半导体芯片相耦合的布线，该布线包含在形成于最接近布线衬底WB的表面的最上层中的第一布线层中，并且在平面图中与凸缘部分FLG2不重叠的区域中不形成粘合剂。盖子LD3的凸缘部分FLG2是没有粘合剂的非粘合部分或者并不有助于提高盖子LD3的粘合强度的部分；因此，在变型示例3中，凸缘部分FLG2的宽度被形成为小于另一个粘合部分(即凸缘部分FLG1)的宽度。据此，可使根据变型示例3的半导体器件SA4小型化。

<变型示例4>

图26是示出了根据变型示例4的半导体器件SA5的平面结构的顶视平面图。在图26中，在根据变型示例4的半导体器件SA5中盖子LD4的平面形状为矩形。在这里，例如，用于使被盖子LD3覆盖的封装结构PKG1与半导体芯片相耦合的布线可是通过布线层中的布线形成的，该布线层比形成于最接近布线衬底的表面的最上层中的第一布线层更深。在这种情况下，根据变型示例4，盖子LD4的整个凸缘部分FLG可是粘合部分。因此，根据变型示例4，通过使与封装结构PKG相邻的凸缘部分FLG一部分的宽度与其另一部分的宽度相同，可提高盖子LD4的接合强度。

如上所述，根据实施例已对本发明人等人所做出的发明进行了具体描述；然而，不必说的是，本发明不局限于上述实施例，而是在不脱离本发明的精神的情况下可以进行各种修改。