沟槽功率器件的制作方法

本实用新型涉及半导体设备领域，特别是涉及一种沟槽功率器件。

背景技术：

半导体技术中，功率分立器件包括功率MOSFET、大功率晶体管和IGBT等器件。早期功率器件均是基于平面工艺生产，但随着半导体技术的发展，小尺寸、大功率、高性能成了半导体发展的趋势。沟槽工艺由于将沟道从水平变成垂直，消除了平面结构寄生JFET电阻的影响，使元胞尺寸大大缩小，在此基础上增加原胞密度，提高单位面积芯片内沟道的总宽度，就可以使得器件在单位硅片上的沟道宽长比增大从而使电流增大、导通电阻下降以及相关参数得到优化，实现了更小尺寸的管芯拥有更大功率和高性能的目标，因此沟槽工艺越来越多运用于新型功率器件中。

静电放电(Electro Static Discharge，ESD)是一种在两个物体之间的快速电荷转移现象，在这种现象中伴随有很大电场强度和电流密度，如果不能有效释放此能量，将会导致器件栅介电层击穿，甚至使硅衬底和介质层击穿、烧坏。目前在电路产品中，绝大多数集成电路中的静电隔离结构都是在硅衬底中通过掺杂硅来实现的，这将占用一定的硅片面积，但对于器件产品，通常是在多晶硅层(立体空间)实现静电隔离结构，就能够节约一定的面积,从而节约成本。但是采用多晶硅实现的静电隔离结构，也存在种种弊端。如图1所示为传统具有静电保护功能的沟槽功率器件结构示意图，整个器件可分为ESD区域、栅极连线区域和原胞区域。其中，ESD区域中静电隔离结构3就是采用多晶硅掺杂多组P/N相间实现ESD保护功能。由于静电隔离结构3将会存在很大的电场强度和电流密度，因此需要将静电隔离结构3和半导体硅衬底1有效隔离开，因此在静电隔离结构下方需要较厚的介质层2隔离，厚度h1通常需要大于同时，由于多晶硅本身需要厚度h2通常大于因此会存在约1μm甚至大于1μm 的台阶差，这种不平坦的结构会使得后续的沉积介质层4的工艺台阶覆盖不佳，特别是光刻出现匀胶不良，曝光异常，台阶处光刻胶偏薄无法有效作为刻蚀阻挡层，使器件结构无法实现，使产品的参数和可靠性满足要求。

如何通过优化产品结构、工艺流程降低由于静电隔离结构产生的台阶差，使整个半导体衬底表面平坦，有效解决由于传统静电隔离结构的不平坦化使后续的沉积工艺台阶覆盖能力不佳，特别是光刻出现匀胶不良，曝光异常，台阶处光刻胶偏薄无法有效作为刻蚀阻挡层等问题，从而实现器件结构，使参数和可靠性满足产品的要求，是本技术领域人员所要研究的内容。

技术实现要素：

本实用新型的目的在于提供一种沟槽功率器件，解决由于传统静电隔离结构所致的半导体衬底表面不平坦而影响后续的沉积工艺台阶覆盖能力，特别是光刻出现匀胶不良，曝光异常，台阶处光刻胶偏薄无法有效作为刻蚀阻挡层等问题。

为解决上述技术问题，本实用新型提供一种沟槽功率器件，包括：

半导体衬底；

位于所述半导体衬底中第一沟槽、第二沟槽及第三沟槽；

位于所述第一沟槽所在区域的半导体衬底表面及所述第一沟槽的底壁和侧壁的第一阻止层；

位于所述第二沟槽和第三沟槽所在区域的半导体衬底表面及第二沟槽和第三沟槽的底壁和侧壁上的栅介电层；

位于第一沟槽、第二沟槽及第三沟槽中的填充材料层，且所述栅介电层、第一阻止层和填充材料层的上表面齐平；

位于所述第一沟槽内的填充材料层中的第一掺杂区和第二掺杂区，所述第一掺杂区和第二掺杂区间隔分布，共同作为静电隔离结构；

位于所述半导体衬底中第一沟槽、第二沟槽和第三沟槽两侧的P阱；

位于所述半导体衬底中第一沟槽、第二沟槽及第三沟槽两侧所述P阱上的N型区；

位于所述半导体衬底上的介质层；

接触孔，所述接触孔贯穿所述介质层并分别延伸至第一沟槽和第二沟槽的填充材料层中及第三沟槽一侧的P阱中；以及

位于所述接触孔底部的P型区。

可选的，对于所述的沟槽功率器件，所述第一沟槽的深度为1μm-3.5μm，宽度为1μm-10μm，所述第二沟槽的深度为1μm-3.5μm，宽度为0.5μm-2μm，所述第三沟槽的深度为1μm-3.5μm，宽度为0.1μm-0.6μm。

可选的，对于所述的沟槽功率器件，所述第一阻止层为二氧化硅阻止层、氮化硅阻止层、氮氧化硅阻止层的一种或多种组合。

可选的，对于所述的沟槽功率器件，所述第一阻止层的厚度为

可选的，对于所述的沟槽功率器件，所述填充材料层的厚度为0.3μm-1μm。

可选的，对于所述的沟槽功率器件，所述第一掺杂区和第二掺杂区穿透所述第一沟槽内的填充材料层。

可选的，对于所述的沟槽功率器件，所述介质层为二氧化硅介质层、氮化硅介质层、氮氧化硅介质层、多晶硅介质层的一种或多种组合。

可选的，对于所述的沟槽功率器件，所述接触孔位于所述半导体衬底中的深度为0.1μm-0.8μm。

可选的，对于所述的沟槽功率器件，还包括：

位于所述半导体衬底上的金属层，所述金属层填充所述接触孔；以及

位于所述金属层上的钝化层。

与现有技术相比，本实用新型提供的一种沟槽功率器件，通过在半导体衬底中形成第一沟槽，并将第一阻止层、填充材料层设置于所述第一沟槽中，并在第一沟槽的填充材料层中形成静电隔离结构，进而实现了静电隔离结构设置在半导体衬底中，避免了静电隔离结构高于第二沟槽、第三沟槽的情况，使得半导体衬底表面平整，有效解决由于传统静电隔离结构的不平坦使后续的沉积工艺台阶覆盖能力不佳，特别是光刻出现匀胶不良，曝光异常，台阶处光刻胶偏薄无法有效作为刻蚀阻挡层等问题，从而实现器件结构，使参数和可靠性满足产品的要求。

附图说明

图1为现有技术中沟槽功率器件的结构示意图；

图2为本实用新型一实施例中的沟槽功率器件制作方法的流程图；

图3-12为本实用新型实施例一实施例中的沟槽功率器件的制作过程中的结构示意图。

具体实施方式

下面将结合示意图对本实用新型的沟槽功率器件及制作方法进行更详细的描述，其中表示了本实用新型的优选实施例，应该理解本领域技术人员可以修改在此描述的本实用新型，而仍然实现本实用新型的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本实用新型的限制。

在下列段落中参照附图以举例方式更具体地描述本实用新型。根据下面说明和权利要求书，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。

本实用新型提供一种沟槽功率器件及制作方法，所述沟槽功率器件的制作方法包括：

步骤S11、提供半导体衬底；

步骤S12、在所述半导体衬底中形成第一沟槽、第二沟槽和第三沟槽；

步骤S13、在所述第一沟槽所在区域的半导体衬底表面及所述第一沟槽的底壁和侧壁上形成第一阻止层；

步骤S14、在所述第二沟槽和第三沟槽所在区域的半导体衬底表面及第二沟槽和第三沟槽的底壁和侧壁上生长栅介电层；

步骤S15、形成填充材料层并填充满所述第一沟槽、第二沟槽及第三沟槽；

步骤S16、进行平坦化，使得所述半导体衬底表面裸露出栅介电层、第一阻止层和填充材料层，且所述栅介电层、第一阻止层和填充材料层的上表面齐平；

步骤S17、在所述半导体衬底中第一沟槽、第二沟槽和第三沟槽两侧形成P阱；

步骤S18、在所述半导体衬底中第一沟槽、第二沟槽及第三沟槽两侧所述P阱上形成N型区，在所述第一沟槽内的填充材料层中形成第一掺杂区；

步骤S19、在所述第一沟槽内的填充材料层中形成第二掺杂区，所述第一掺杂区和第二掺杂区间隔分布，形成静电隔离结构；

步骤S20、在所述半导体衬底上形成介质层；

步骤S21、刻蚀所述介质层以形成接触孔，所述接触孔分别延伸至第一沟槽和第二沟槽的填充材料层中及第三沟槽一侧的P阱中；以及

步骤S22、在所述接触孔底部形成P型区。

下面请结合图2及图3-12对本实用新型的沟槽功率器件及制作方法进行详细介绍。其中图2为本实用新型一实施例中的沟槽功率器件制作方法的流程图；图3-12为本实用新型实施例一实施例中的沟槽功率器件的制作过程中的结构示意图。

首先，执行步骤S11，如图3所示，提供半导体衬底10。所述半导体衬底10可以是硅衬底、锗硅衬底、Ⅲ-Ⅴ族元素化合物衬底或本领域技术人员公知的其他半导体材料衬底，本实施例中采用的是硅衬底。更具体地，本实施例中采用的硅衬底可以形成有MOS场效应晶体管、IGBT绝缘栅场效应晶体管、肖特基等半导体器件。

具体的，在本步骤S11中，所述具有特定掺杂类型的半导体衬底，指的是根据产品特性掺杂一定杂质量的N型和P型半导体衬底。

接着，执行步骤S12，在所述半导体衬底10中形成第一沟槽11a、第二沟槽11b和第三沟槽11c。请继续参考图3，可以是在所述半导体衬底10上采用干法刻蚀刻蚀硅，获得所述第一沟槽11a、第二沟槽11b和第三沟槽11c。所述第一沟槽11a的深度为1μm-3.5μm，宽度为1μm-10μm，所述第二沟槽11b的深度为1μm-3.5μm，宽度为0.5μm-2μm，所述第三沟槽11c的深度为1μm-3.5μm，宽度为0.1μm-0.6μm。在本实用新型中，形成的所述第一沟槽11a目的是为了将之后的静电隔离结构制作在该第一沟槽11a中，及所述第一沟槽11a所在区域为ESD区，相应的，所述第二沟槽11b所在区域为栅极引线区，所述第三沟槽11c所在区域为原胞区。

接着，执行步骤S13，请参考图4，在所述第一沟槽11a所在区域的半导体 衬底10表面及所述第一沟槽11a的底壁和侧壁上形成第一阻止层11。在本实用新型实施例中，所述第一阻止层11的材料为二氧化硅、氮化硅、氮氧化硅等材料，或为所述氧化硅、氮化硅、氮氧化硅、等材料的一种或多种组合。

具体的，在本步骤S13中，本实施例所述第一阻止层11的材料选择为氧化硅，厚度为例如等。本步骤中通过形成第一阻止层11，实现了静电隔离结构与衬底的隔离，并且进一步通过调整第一阻止层11的厚度，避免了填充材料层过厚，优化了静电隔离结构的离子注入过程。

具体的，本步骤S13包括：步骤S131，请参考图4，在所述半导体衬底10上形成第一阻止层11。

步骤S132，刻蚀所述第一阻止层11，去除所述第一沟槽11a所在区域之外的半导体衬底10表面的第一阻止层11，仅保留所述第一阻止层11覆盖所述第一沟槽11a的底壁和侧壁的部分及所述第一阻止层11位于所述半导体衬底10上所述第一沟槽11a所在区域的部分。在本实施例中可以是采用的较稀的BOE腐蚀液来完成。

接着，进行步骤S133，进行高温修复。较佳的，在1000℃-1200℃温度范围内执行高温牺牲氧化，对所述第二沟槽11b和第三沟槽11c的底壁和侧壁进行高温修复，产生约厚度的第一氧化层，然后采用较稀的BOE腐蚀液漂洗去除所述第一氧化层。

然后执行步骤S14，请继续参考图4，在所述第二沟槽11b和第三沟槽11c所在区域的半导体衬底10表面及第二沟槽11b和第三沟槽11c的底壁和侧壁上生长栅介电层12。所述栅介电层12的生长可以采用掺氯氧化来完成，温度范围为1000℃-1200℃，所述栅介电层12的厚度范围为较佳的，当栅介电层12的厚度为时，可以作为后续注入的掩蔽层使用(栅介电层12的厚度关系到Vth\Qg等多项参数，其厚度根据产品特性来定，因此本领域技术人员可以依据实际需要设定栅介电层12的厚度)。

然后，执行步骤S15，请参考图5，形成填充材料层13并填充满所述第一沟槽11a、第二沟槽11b及第三沟槽11c。较佳的，所述填充材料层13的材料选择为不掺杂多晶硅，即未掺杂任何P或N型杂质的的多晶硅。本步骤主要考虑的是因为静电隔离结构需要通过在隔离材料层13上进行较精确的区域性注入， 实现ESD隔离功能，如果沉积的过程中存在掺杂，则后续调整静电隔离结构的P型和N型的浓度存在较大的不确定性，会对静电隔离结构的功能产生影响。

具体的，在步骤S15中，所述沉积的不掺杂多晶，其厚度由于需要具备承受ESD耐压释放能力，通常需要厚于例如0.3μm-1μm。

然后，请参考图6，执行步骤S151，形成第二阻止层14，所述第二阻止层14覆盖第一沟槽11a所在区域的填充材料层13，暴露出第二沟槽11b及第三沟槽11c所在区域。

具体的，可以是先在整个半导体衬底10上形成第二阻止层14，然后进行光刻刻蚀去除第一沟槽11a所在区域之外的第二阻止层。

可选的，所述第二阻止层14的材料为二氧化硅、氮化硅、氮氧化硅等材料，或为所述氧化硅、氮化硅、氮氧化硅、等材料的一种或多种组合。具体的，本实施例所述第二阻止层14的材料为氧化硅，厚度为

之后，执行步骤S152，对所述第二沟槽11b和第三沟槽11c内的填充材料层13进行掺杂。具体的，可以是采用磷预沉积的方式进行掺杂。保留的第二阻止层14则起着防止第一沟槽11a中的填充材料层13不被掺杂到。

之后，执行步骤S16，请参考图7，进行平坦化，使使得所述半导体衬底10表面裸露出栅介电层12、第一阻止层11和填充材料层13，且所述栅介电层12、第一阻止层11和填充材料层13上表面齐平。具体的，本步骤包括依次去除所述半导体衬底10表面上的第二阻止层14、填充材料层13、部分第一阻止层11，使半导体衬底10表面裸露出栅介电层12、第一阻止层11和填充材料层13，且所述栅介电层12、第一阻止层11和填充材料层13上表面齐平。

所述第二阻止层14的去除通常可以采用湿法工艺进行。

所述填充材料层13的去除通常可以采用化学机械研磨工艺(CMP)，也可以采用回刻工艺，使沟槽中填充材料层13和半导体衬底10表面上的栅介电层12齐平。

并且，可以先采用CMP工艺将第一沟槽11a所在区域的填充材料层研磨至与第一阻止层11齐平，再干法刻蚀裸露出的第一阻止层11至栅介电层12的厚度，接着再用CMP工艺将第一沟槽11a中凸起的填充材料层13研磨至栅介电层12和第一阻止层11所在平面，以使得获得的整个结构上表面齐平。

由图7可见，经过平坦化后，第一沟槽中形成静电隔离层15a，第二沟槽中形成栅极材料层15b，第三沟槽中形成栅极材料层15c。

之后，执行步骤S17，如图8所示，在所述半导体衬底10中第一沟槽11a、第二沟槽11b和第三沟槽11c两侧形成P阱16。具体的，可以进行第一次离子注入和退火，在所述半导体衬底10中第一沟槽11a、第二沟槽11b及第三沟槽11c两侧形成P阱16。

本步骤S17中，所述第一次离子注入和退火为采用硼离子注入，注入能量为60KeV-150KeV，注入剂量1E13/cm²-1E14/cm²，退火温度为1000℃-1200℃。

由于所述P阱16的注入浓度相对填充材料层13的掺杂需要的较淡，因此可以整片直接注入。

具体的，需要保留下来的栅介电层12和第一阻止层11在半导体衬底10表面上的厚度一致，并且如果厚度大于将会使注入原子不容易穿透，可以漂尽后重新生长专门用于注入掩蔽的氧化层。

更具体的，如果保留下来的栅介电层12和第一阻止层11在半导体衬底10表面上的厚度小于作为注入掩蔽的效果将不佳，因此，保留下来的栅介电层12和第一阻止层11在半导体衬底10表面上的厚度应该在

之后，执行步骤S18，请参考图9，在所述半导体衬底10中第一沟槽11a、第二沟槽11b及第三沟槽11c两侧所述P阱16上形成N型区17a，在所述第一沟槽11a内的填充材料层13中形成第一掺杂区17b。具体的，可以进行第二次离子注入，在所述半导体衬底10中第一沟槽11a、第二沟槽11b及第三沟槽11c两侧形成N型区17a，在所述第一沟槽11a内的填充材料层中形成第一掺杂区17b，所述N型区17a的结深深度小于所述P阱16的深度，所述第一掺杂区17b穿透所述第一沟槽11a内的填充材料层13。

通常实际工艺中，器件的N型区17a和静电隔离结构的第一掺杂区17b的注入剂量相差不大，可以通过设计调整静电隔离结构的第一掺杂区17b的宽度和数量，使N型区17a和静电隔离结构的第一掺杂区17b的注入同时加工，减少光刻、注入加工成本。

所述第二次离子注入为采用磷离子注入，注入能量为60KeV-150KeV，注入剂量1E14/cm²-1E16/cm²。

由步骤S17和步骤S18的注入剂量可知，形成的N型区17a的掺杂浓度大于P阱16的掺杂浓度，因此所述N型区17a即为N型重掺杂区。

之后，执行步骤S19，如图10所示，在所述第一沟槽11a内的填充材料层13中形成第二掺杂区18，所述第一掺杂区17a和第二掺杂区18间隔分布，且掺杂类型不同，形成静电隔离结构。具体的，可以进行第三次离子注入，在所述第一沟槽11a内的填充材料层13中形成第二掺杂区18，所述第一掺杂区17b和第二掺杂区18间隔分布，所述第二掺杂区18穿透所述第一沟槽11a内的填充材料层13，形成静电隔离结构。

所述第三次离子注入为采用硼离子注入，注入能量为60KeV-150KeV，注入剂量1E14/cm²-1E16/cm²。

具体的，在本步骤S19中，所述静电隔离结构的第一掺杂区17b和第二掺杂区18，需要根据静电隔离结构的P/N间距和个数，做N和P注入能量、剂量的匹配，只有静电隔离结构的P/N间距和个数，N和P注入能量、剂量的匹配好且余量充足的情况下，才能实现最佳的ESD表现能力，充分利用静电隔离结构的面积，减少芯片面积。

更具体的，在相同的ESD设计和工艺条件下，静电隔离结构面积越大，N/P的对数越多，其静电隔离结构的耐压越大，通常ESD能力越强；

更具体的，ESD测试通常需要大于2000V，在特殊结构里会要求大于4000V甚至6000V以上，此时ESD的设计、工艺优化显得尤为重要。

之后，还可以继续执行步骤S20，请参考图11，在所述半导体衬底10上形成介质层19。具体的，可以采用沉积工艺形成所述介质层19并做回流退火。所述回流退火的过程优化介质层19在形成时的平坦化过程，同时也是对前面第一掺杂区17b和第二掺杂区18注入，以及N型区17a的注入的退火激活过程。所述回流退火温度为800℃-1000℃。

继续执行步骤S21，请继续参考图11，刻蚀所述介质层19以形成接触孔19a，19b和19c，所述接触孔19a，19b和19c分别延伸至第一沟槽11a中的第一掺杂区17b中、第二沟槽11b的填充材料层13中及第三沟槽11c一侧的P阱16中。所述接触孔19a，19b和19c位于所述半导体衬底10中的深度h3等于N型区17a退火后的深度，其深度0.1μm-0.8μm。

继续执行步骤S22，如图11所示，在所述接触孔19a，19b和19c底部形成P型区19d。具体的，进行第四次离子注入和退火，形成所述P型区19d。所述第四次离子注入为注入元素B11或BF₂，也可以是先注B11再注BF₂。

具体的，在步骤S22中，注入能量为20KeV-100KeV，注入剂量为1E14/cm²-1E16/cm²，例如可以采用零度角注入。在注入后，可选择炉管或快速退火(RTA)，退火温度为500℃-1000℃。

继续执行步骤S23，请参考图12，在所述半导体衬底10上形成金属层20，所述金属层20填充所述接触孔19a，19b和19c并与所述P型区19d相接触。具体的，所述沉积的金属层22可以为含钛(Ti)、氮化钛(TiN)、硅化钛(TiSi)、钨(W)、铝(Al)、硅化铝(AlSi)、铜硅铝合金(AlSiCu)、铜(Cu)或镍(Ni)等金属或化合物材质。具体的，所述金属层20可以是采用干法刻蚀后形成的金属连线。

进一步的，当步骤S23完成后，已经实现器件的金属化，可以根据产品的需要增加钝化层保护，完成器件正面结构的加工；

更进一步的，当正面结构完成后，经过减薄、背金、划片等一系列后道工艺完成器件的最终实现。

下面请结合图3-图12，可见本实用新型提供的沟槽功率器件，包括：

半导体衬底10；

位于所述半导体衬底10中第一沟槽11a、第二沟槽11b及第三沟槽11c；较佳的，所述第一沟槽11a的深度为1μm-3.5μm，宽度为1μm-10μm，所述第二沟槽11b的深度为1μm-3.5μm，宽度为0.5μm-2μm，所述第三沟槽11c的深度为1μm-3.5μm，宽度为0.1μm-0.6μm；

位于所述第一沟槽11a所在区域的半导体衬底10表面及所述第一沟槽11a的底壁和侧壁的第一阻止层11，较佳的，所述第一阻止层11的材料为二氧化硅、氮化硅、氮氧化硅的一种或组合，所述第一阻止层11位于所述第一沟槽11a底壁的厚度为

位于所述第二沟槽11b和第三沟槽11c所在区域的半导体衬底10表面及第二沟槽11b和第三沟槽11c的底壁和侧壁上的栅介电层12；较佳的，所述栅介电层12的厚度为

位于第一沟槽11a、第二沟槽11b及第三沟槽11c中的填充材料层13，且所述栅介电层12、第一阻止层11和填充材料层13的上表面齐平，所述填充材料层13的厚度为0.3μm-1μm；

位于所述第一沟槽内11a的填充材料层13中的第一掺杂区17b和第二掺杂区18，所述第一掺杂区17b和第二掺杂区18间隔分布，且掺杂类型不同，共同作为静电隔离结构；

位于所述半导体衬底10中第一沟槽11a、第二沟槽11b和第三沟槽11c两侧的P阱16；

位于所述半导体衬底10中第一沟槽11a、第二沟槽11b和第三沟槽11c两侧所述P阱16上的N型区17a；所述N型区17a的结深深度小于所述P阱16的深度；

位于所述半导体衬底10上的介质层19；

接触孔19a，19b和19c，所述接触孔19a，19b和19c贯穿所述介质层19并分别延伸至第一沟槽11a中的第一掺杂区17b中、第二沟槽11b中的填充材料层13中及第三沟槽11c一侧的P阱16中，所述接触孔19a，19b和19c位于所述半导体衬底10中的深度等于N型区17a退火后的深度，其深度0.1μm-0.8μm；

位于所述接触孔19a，19b和19c底部的P型区19d；

金属层20，所述金属层20填充所述接触孔19a，19b和19c并与所述P型区19d相接触；较佳的，所述金属层20的材料为钛、氮化钛、硅化钛、钨、铝、硅化铝、铜硅铝合金、铜或镍等金属或金属的化合物；以及

位于所述金属层20上的钝化层。

由此，本实用新型提供的一种沟槽功率器件及制作方法，通过提供半导体衬底；在所述半导体衬底中形成第一沟槽、第二沟槽和第三沟槽；在所述第一沟槽所在区域的半导体衬底表面及所述第一沟槽的底壁和侧壁上形成第一阻止层；在所述第二沟槽和第三沟槽所在区域的半导体衬底表面及第二沟槽和第三沟槽的底壁和侧壁上生长栅介电层；形成填充材料层并填充满所述第一沟槽、第二沟槽及第三沟槽；进行平坦化，使得所述半导体衬底表面裸露出栅介电层、第一阻止层和填充材料层，且所述栅介电层、第一阻止层和填充材料层的上表 面齐平；在所述半导体衬底中第一沟槽、第二沟槽和第三沟槽两侧形成P阱；在所述半导体衬底中第一沟槽、第二沟槽及第三沟槽两侧所述P阱上形成N型区，在所述第一沟槽内的填充材料层中形成第一掺杂区；在所述第一沟槽内的填充材料层中形成第二掺杂区，所述第一掺杂区和第二掺杂区间隔分布，且掺杂类型不同，形成静电隔离结构；在所述半导体衬底上形成介质层；刻蚀所述介质层以形成接触孔，所述接触孔分别延伸至第一沟槽的第一掺杂区中、第二沟槽的填充材料层中及第三沟槽一侧的P阱中；以及在所述接触孔底部形成P型区。进而实现了静电隔离结构设置在半导体衬底中，避免了静电隔离结构高于第二沟槽、第三沟槽的情况，使得半导体衬底表面平整，有效解决由于传统静电隔离结构的不平坦使后续的沉积工艺台阶覆盖能力不佳，特别是光刻出现匀胶不良，曝光异常，台阶处光刻胶偏薄无法有效作为刻蚀阻挡层等问题，从而实现器件结构，使参数和可靠性满足产品的要求。

进一步的，本实用新型的一种沟槽功率器件结构及制作方法，可以运用在包括但不限于CMOS、BCD、功率MOSFET、大功率晶体管、IGBT和肖特基等产品中。

显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。