半导体封装件及形成其的方法与流程

本揭露涉及一种半导体封装件及形成其的方法。

背景技术：

由于各种电子组件(如，晶体管、二极管、电阻、电容器等)的集成密度不断改进，半导体产业经历快速成长。在大多数情况下，集成密度的改善已从最小特征大小的反复减少得到，所述减少允许更多的组件可被集成化到给定区域中。因为将电子装置缩小的需求的增长，已浮现对于较小且更有创意的半导体裸片封装技术的需要。这种封装系统的一实例是封装件上封装件(package-on-package，pop)技术。在pop装置中，顶部半导体封装件被堆栈在底部半导体封装件的顶部上，以提供高度集成化及组件密度。pop技术一般使得能够生产具有增进的功能性及小的印刷电路板(printedcircuitboard，pcb)上底面积的半导体装置。

技术实现要素：

一实施例是一种结构，其包含第一裸片，所述第一裸片具有有源表面，所述有源表面具有第一中心点；模塑料，其至少横向囊封所述第一裸片；及第一重布层(rdl)，其包含延伸在所述第一裸片及所述模塑料上方的金属化图案。所述第一rdl的所述金属化图案的第一部分，其延伸在所述第一裸片的边界的第一部分上方到所述模塑料，所述金属化图案的所述第一部分不平行于第一线延伸，所述第一线从所述第一裸片的所述第一中心点延伸到所述第一裸片的所述边界的所述第一部分。

另一实施例是一种方法，其包含形成第一贯穿通路相邻于第一裸片，所述第一裸片的两个侧壁在第一转角区中相会；至少横向囊封所述第一裸片及所述第一贯穿通路在一模塑料中；形成第一重布结构在所述第一裸片及所述第一贯穿通路上方且电耦合到所述第一裸片及所述第一贯穿通路，所述第一重布结构包含第一金属化图案，上覆所述第一转角区的所述第一金属化图案在具有相对于所述第一裸片的侧壁的一者的第一夹角的方向上延伸，所述第一夹角是在自75度至105度的范围中；及形成第一组导电连接体在所述第一重布结构上。

又一实施例是一种方法，其包含形成第一封装件。所述形成所述第一封装件包含形成电连接体在载体衬底上方；附接第一裸片到所述载体衬底，所述电连接体从所述第一裸片的第二侧延伸到所述第一裸片的第一侧，所述第二侧与所述第一侧相对，所述电连接体相邻于所述第一裸片，所述第一裸片的所述第一侧具有第一中心点；以模塑料囊封所述第一裸片及所述电连接体；及形成重布结构上覆所述第一裸片的所述第一侧及所述模塑料，所述重布结构包含金属化图案的第一部分，所述金属化图案的所述部分延伸在所述第一裸片的边界的第一部分上方到所述模塑料，所述金属化图案的所述第一部分不平行于第一线延伸，所述第一线从所述第一裸片的所述第一中心点延伸到所述第一裸片的所述边界的所述第一部分。

附图说明

本揭露的方面将在与随附图式一同阅读下列详细说明下被最佳理解。请注意，根据业界标准作法，各种特征未依比例绘制。事实上，为了使讨论内容清楚，各种特征的尺寸可刻意放大或缩小。

图1至15是根据一些实施例绘示在用于形成第一封装件结构的工艺期间的中间步骤的剖面图。

图16至18是根据一些实施例绘示导电层路由的平面图。

图19至25是根据一些实施例绘示在用于进一步形成所述第一封装件以及用于附接其它封装件结构到所述第一封装件的工艺期间的中间步骤的剖面图。

具体实施方式

下列揭露提供许多用于实施本发明的不同特征的不同实施例、或实例。为了简化本揭露，于下描述组件及布置的具体实例。当然这些仅为实例而非意图为限制性。例如，在下面说明中，形成第一特征在第二特征上方或上可包含其中第一及第二特征经形成为直接接触的实施例，以及也可包含其中额外特征可形成在第一与第二特征之间而使得第一及第二特征不可直接接触的实施例。此外，本揭露可重复参考编号及/或字母于各种实例中。此重复是为了简单与清楚的目的且其本身并不决定所讨论的各种实施例及/或构形之间的关系。

再者，空间相关词汇，诸如“在...之下”、“下面”、“下”、“上面”、“上”和类似词汇，可为了使说明书便于描述如图式绘示的一个组件或特征与另一个(或多个)组件或特征的相对关系而使用于本文中。除了图式中所画的方位外，这些空间相对词汇也意图用来涵盖装置在使用中或操作时的不同方位。所述设备可以其它方式定向(旋转90度或于其它方位)，据此在本文中所使用的这些空间相关说明符可以类似方式加以解释。

本文所讨论的实施例可在一特定的背景下讨论，也就是包含重布层(redistributionlayer，rdl)路由设计的封装件结构，所述rdl路由设计使得在半导体-囊封剂边界(如，硅/模塑料(si/moldingcompound，si/mc)边界)能够有更可靠坚固性。所述封装件结构可包含扇出或扇入封装件且可包含一或多个rdl。例如，从室温向上升温至220℃加热晶圆形式的封装件会由于曲率急剧改变而导致在半导体-囊封剂边界的rdl上有高弯曲应力，所述曲率急剧改变是因热膨胀系数(coefficientofthermalexpansion，cte)不匹配。所述半导体可以是裸片/芯片。从扇出传送到扇入区的应力可在裸片转角及裸片侧边造成rdl开裂。所以，在一些实施例中，rdl路由设计可用于在裸片-囊封剂边界的预定区域内的可靠坚固性。所述预定区域(有时称作禁止区(keep-out-zone，koz))是其中rdl路由不应在与拉力相同的方向上路由的区域。当rdl图案在与拉力相同的方向上路由(如，在裸片转角的45度及在裸片侧边的90度)，rdl图案遭遇最高开裂风险(见图16)。

又，此揭露的技术可应用到任何包含一或多个穿越过具有不同热膨胀系数(cte)的不同材料的导电层的封装件结构。其它实施例设想其它应用，诸如所属领域的技术人员在阅读此揭露后将明显得知的不同封装件种类或不同构形。应注意，本文所讨论的实施例不是一定要绘示出可出现在结构中的每个组件或特征。例如，可以从图中省略组件的复数型，诸如当对于组件的一者的讨论可能足以传达实施例的许多方面时。又，本文所讨论的方法实施例可采取以特定顺序实施讨论之；然而，其它方法实施例可以任何逻辑顺序实施。

图1至15是根据一些实施例绘示在用于形成第一封装件结构的工艺期间的中间步骤的剖面图。图1绘示载体衬底100及形成在载体衬底100上的离型层102。绘示分别用于第一封装件及第二封装件的形成的第一封装件区600及第二封装件区602。

载体衬底100可以是玻璃载体衬底、陶瓷载体衬底、或类似物。载体衬底100可以是晶圆，而使得多个封装件可同时形成在载体衬底100上。离型层102可由聚合物系材料所形成，其可连同载体衬底100自将于后续步骤中形成的上覆结构去除。在一些实施例中，离型层102是环氧系热离型材料，所述材料会在加热时丧失它的粘合剂性质，诸如光热转换(light-to-heatconversion，lthc)离型涂料。在其它实施例中，离型层102可以是紫外光(ultra-violet，uv)胶，其会在暴露到uv光时丧失它的粘合剂性质。离型层102可呈液体分注并固化、可以是层压到载体衬底100上的层压膜、或可以是类似物。离型层102的顶部表面可经整平且具有高度共平面性。

在图2中，介电层104及金属化图案106被形成。如在图2中所绘示，介电层104形成在离型层102上。介电层104的底部表面可与离型层102的顶部表面接触。在一些实施例中，介电层104是由聚合物诸如聚苯并恶唑(polybenzoxazole，pbo)、聚酰亚胺、苯并环丁烷(benzocyclobutene，bcb)或类似物所形成。在其它实施例中，介电层104是由氮化物诸如氮化硅；氧化物诸如氧化硅、磷硅酸盐玻璃(phosphosilicateglass，psg)、硼硅酸盐玻璃(borosilicateglass，bsg)、硼掺杂磷硅酸盐玻璃(boron-dopedphosphosilicateglass，bpsg)、或类似物；或类似物所形成。介电层104可通过任何可接受的沉积工艺形成，诸如旋转涂覆、气相沉积(chemicalvapordeposition，cvd)、层压、类似物、或其组合。

金属化图案106形成在介电层104上。作为用于形成金属化图案106的一实例，晶种层(未显示)形成在介电层104上方。在一些实施例中，晶种层是金属层，其可以是单层结构或包括多个由不同材料形成的子层的复合层。在一些实施例中，晶种层包括钛层及在钛层上方的铜层。晶种层可使用例如pvd或类似物形成。接着抗蚀剂形成并图案化在晶种层上。抗蚀剂可通过旋转涂覆或类似物形成且可使抗蚀剂曝光以兹图案化。抗蚀剂的图案对应于金属化图案106。图案化形成贯穿抗蚀剂的开口，以暴露晶种层。导电材料形成在抗蚀剂的开口中且在晶种层的暴露的部分上。导电材料可通过镀覆形成，诸如电镀或无电式电镀、或类似物。导电材料可包括金属，像是铜、钛、钨、铝、或类似物。接着，抗蚀剂及其上未有导电材料形成的晶种层的部分被去除。抗蚀剂可通过可接受的灰化或剥除工艺去除，诸如使用氧等离子或类似物。一旦抗蚀剂被去除，晶种层的暴露的部分诸如通过使用可接受的蚀刻工艺去除，诸如通过湿蚀刻或干蚀刻。晶种层的剩余部分与导电材料形成金属化图案106。

在图3中，介电层108形成在金属化图案106及介电层104上。在一些实施例中，介电层108是由聚合物所形成，所述聚合物也可以是可使用光光刻屏蔽图案化的光敏材料，诸如pbo、聚酰亚胺、bcb、或类似物。在其它实施例中，介电层108是由氮化物诸如氮化硅；氧化物诸如氧化硅、psg、bsg、bpsg；或类似物所形成。介电层108可通过旋转涂覆、层压、cvd、类似物、或其组合形成。接着介电层108被图案化，以形成暴露金属化图案106的部分的开口。图案化可通过可接受的工艺，诸如在介电层是光敏材料时通过将介电层108曝光或通过使用例如非等向性蚀刻剂的蚀刻。

介电层104及108与金属化图案106可称作背侧重布结构110。如所绘示，背侧重布结构110包含两个介电层104及108以及一个金属化图案106。在其它实施例中，背侧重布结构110可包含任何数目的介电层、金属化图案、及通路。一或更多个额外金属化图案及介电层可通过重复用以形成金属化图案106及介电层108的工艺而形成在背侧重布结构110中。通路可在金属化图案形成期间通过形成晶种层及金属化图案的导电材料在下方介电层的开口中而形成。通路因此可互连及电耦合各种金属化图案。

又，在图3中，贯穿通路112被形成。作为用于形成贯穿通路112的一实例，晶种层形成在背侧重布结构110，如所绘示的介电层108及金属化图案106的暴露的部分上方。在一些实施例中，晶种层是金属层，其可以是单层结构或包括多个由不同材料形成的子层的复合层。在一些实施例中，晶种层包括钛层及在钛层上方的铜层。晶种层可使用例如pvd或类似物形成。抗蚀剂形成并图案化在晶种层上。抗蚀剂可通过旋转涂覆或类似物形成且可使抗蚀剂曝光以兹图案化。抗蚀剂的图案对应于贯穿通路。图案化形成贯穿抗蚀剂的开口，以暴露晶种层。导电材料形成在抗蚀剂的开口中且在晶种层的暴露的部分上。导电材料可通过镀覆形成，诸如电镀或无电式电镀、或类似物。导电材料可包括金属，像是铜、钛、钨、铝、或类似物。抗蚀剂及其上未有导电材料形成的晶种层的部分被去除。抗蚀剂可通过可接受的灰化或剥除工艺去除，诸如使用氧等离子或类似物。一旦抗蚀剂被去除，晶种层的暴露的部分诸如通过使用可接受的蚀刻工艺去除，诸如通过湿蚀刻或干蚀刻。晶种层的剩余部分与导电材料形成贯穿通路112。

在图4中，集成电路裸片114通过粘合剂116粘附到介电层108。如图4所绘示，两个集成电路裸片114粘附在第一封装件区600及第二封装件区602的各者中，且在其它实施例中，更多或更少的集成电路裸片114可粘附在各区中。集成电路裸片114可以是逻辑裸片(如，中央处理单元、微控制器、等)、存储器裸片(如，动态随机存取存储器(dynamicrandomaccessmemory，dram)裸片、静态随机存取存储器(staticrandomaccessmemory，sram)裸片、等)、功率管理裸片(如，功率管理集成电路(powermanagementintegratedcircuit，pmic)裸片)、射频(radiofrequency，rf)裸片、传感器裸片、微机电系统(micro-electro-mechanical-system，mems)裸片、讯号处理裸片(如，数字讯号处理(digitalsignalprocessing，dsp)裸片)、前端裸片(如，模拟前端(analogfront-end，afe)裸片)、类似物、或其组合。又，在一些实施例中，集成电路裸片114可有不同大小(如，不同高度及/或表面面积)，且在其它实施例中，集成电路裸片114可有相同大小(如，相同高度及/或表面面积)。

在被粘附到介电层108之前，集成电路裸片114可根据可应用的制造工艺加工，以在集成电路裸片114中形成集成电路。例如，集成电路裸片114各自包含半导体衬底118，诸如经掺杂或未经掺杂的硅、或绝缘体上半导体(semiconductor-on-insulator，soi)衬底的有源层。半导体衬底可包含其它半导体材料，诸如锗；化合物半导体，其包含碳化硅、镓砷、磷化镓、磷化铟、砷化铟、及/或锑化铟；合金半导体，其包含sige、gaasp、alinas、algaas、gainas，gainp、及/或gainasp；或其组合。也可使用其它衬底，诸如多层或梯度衬底。装置，诸如晶体管、二极管、电容器、电阻、等可形成在半导体衬底118中及/或半导体衬底118上且可通过互连结构120互连，以形成集成电路，所述互连结构120通过例如在半导体衬底118上的一或多个介电层中的金属化图案形成。

集成电路裸片114进一步包括对其作出外部电连接的垫122，诸如铝垫。垫122是在可称作集成电路裸片114的相应有源侧上。钝化膜124是在集成电路裸片114上及在垫122的部分上。开口贯穿钝化膜124到垫122。裸片连接件126，诸如导电柱(例如，包括金属诸如铜)是在贯穿钝化膜124的开口中且机械耦合到及电耦合到相应垫122。裸片连接件126可通过例如镀覆或类似物形成。裸片连接件126电耦合集成电路裸片114的相应集成电路。

介电材料128是在集成电路裸片114的有源侧上，诸如在钝化膜124及裸片连接件126上。介电材料128横向囊封裸片连接件126，且介电材料128与相应集成电路裸片114横向同交界。介电材料128可以是聚合物，诸如pbo、聚酰亚胺、bcb、或类似物；氮化物，诸如氮化硅、或类似物；氧化物，诸如氧化硅、psg、bsg、bpsg、或类似物；类似物或其组合，且可通过例如旋转涂覆、层压、cvd、或类似物形成。

粘合剂116是在集成电路裸片114的背侧上且粘附集成电路裸片114到背侧重布结构110，诸如此绘示说明中的介电层108。粘合剂116可以是任何合适的粘合剂、环氧化物、裸片附接膜(die-attachfilm，daf)、或类似物。粘合剂116可施加到集成电路裸片114的背侧，诸如到相应半导体晶圆的背侧、或可施加在载体衬底100的表面上方。集成电路裸片114可诸如通过锯切或切丁而单粒化，并使用例如拾取和放置工具而通过粘合剂116粘附到介电层108。

在图5中，囊封剂130形成在各种组件上。囊封剂130可以是模塑料、环氧化物、或类似物，且可通过压缩成型、转印成型、或类似物施加。在固化之后，囊封剂130可历经研磨工艺，以暴露贯穿通路112及裸片连接件126。贯穿通路112的顶部表面、裸片连接件126的顶部表面、及囊封剂130的顶部表面在研磨工艺之后共平面。在一些实施例中，研磨可省略，例如如果贯穿通路112及裸片连接件126已暴露时。

在图6至15及19中，前侧重布结构160被形成。如将在图19中所绘示，前侧重布结构160包含介电层132、140、148、及156以及金属化图案138、146、及154。

在图6中，介电层132沉积在囊封剂130、贯穿通路112、及裸片连接件126上。在一些实施例中，介电层132是由聚合物所形成，所述聚合物也可以是可使用光光刻屏蔽图案化的光敏材料，诸如pbo、聚酰亚胺、bcb、或类似物。在其它实施例中，介电层132是由氮化物诸如氮化硅；氧化物诸如氧化硅、psg、bsg、bpsg；或类似物所形成。介电层132可通过旋转涂覆、层压、cvd、类似物、或其组合形成。

在图7中，介电层132接着被图案化。图案化形成开口，以暴露贯穿通路112的部分及裸片连接件126的部分。图案化可通过可接受的工艺，诸如在介电层132是光敏材料时通过将介电层132曝光或通过使用例如非等向性蚀刻剂的蚀刻。如果介电层132是光敏材料，那么介电层132可在曝光后被显影。

在图8中，具有通路的金属化图案138形成在介电层132上。作为用于形成金属化图案138的一实例，晶种层(未显示)形成在介电层132上方以及在贯穿介电层132的开口中。在一些实施例中，晶种层是金属层，其可以是单层结构或包括多个由不同材料形成的子层的复合层。在一些实施例中，晶种层包括钛层及在钛层上方的铜层。晶种层可使用例如pvd或类似物形成。接着抗蚀剂形成并图案化在晶种层上。抗蚀剂可通过旋转涂覆或类似物形成且可使抗蚀剂曝光以兹图案化。抗蚀剂的图案对应于金属化图案138。图案化形成贯穿抗蚀剂的开口，以暴露晶种层。导电材料形成在抗蚀剂的开口中且在晶种层的暴露的部分上。导电材料可通过镀覆形成，诸如电镀或无电式电镀、或类似物。导电材料可包括金属，像是铜、钛、钨、铝、或类似物。接着，抗蚀剂及其上未有导电材料形成的晶种层的部分被去除。抗蚀剂可通过可接受的灰化或剥除工艺去除，诸如使用氧等离子或类似物。一旦抗蚀剂被去除，晶种层的暴露的部分诸如通过使用可接受的蚀刻工艺去除，诸如通过湿蚀刻或干蚀刻。晶种层的剩余部分与导电材料形成金属化图案138及通路。通路形成在贯穿介电层132到如贯穿通路112及/或裸片连接件126的开口中。

在图9中，介电层140沉积在金属化图案138及介电层132上。在一些实施例中，介电层140是由聚合物所形成，所述聚合物也可以是可使用光光刻屏蔽图案化的光敏材料，诸如pbo、聚酰亚胺、bcb、或类似物。在其它实施例中，介电层140是由氮化物诸如氮化硅；氧化物诸如氧化硅、psg、bsg、bpsg；或类似物所形成。介电层140可通过旋转涂覆、层压、cvd、类似物、或其组合形成。

在图10中，介电层140接着被图案化。图案化形成开口，以暴露金属化图案138的部分。图案化可通过可接受的工艺，诸如在介电层是光敏材料时通过将介电层140曝光或通过使用例如非等向性蚀刻剂的蚀刻。如果介电层140是光敏材料，那么介电层140可在曝光后被显影。

在图11中，具有通路的金属化图案146形成在介电层140上。作为用于形成金属化图案146的一实例，晶种层(未显示)形成在介电层140上方以及在通过介电层140的开口中。在一些实施例中，晶种层是金属层，其可以是单层结构或包括多个由不同材料形成的子层的复合层。在一些实施例中，晶种层包括钛层及在钛层上方的铜层。晶种层可使用例如pvd或类似物形成。接着抗蚀剂形成并图案化在晶种层上。抗蚀剂可通过旋转涂覆或类似物形成且可使抗蚀剂曝光以兹图案化。抗蚀剂的图案对应于金属化图案146。图案化形成贯穿抗蚀剂的开口，以暴露晶种层。导电材料形成在抗蚀剂的开口中且在晶种层的暴露的部分上。导电材料可通过镀覆形成，诸如电镀或无电式电镀、或类似物。导电材料可包括金属，像是铜、钛、钨、铝、或类似物。接着，抗蚀剂及其上未有导电材料形成的晶种层的部分被去除。抗蚀剂可通过可接受的灰化或剥除工艺去除，诸如使用氧等离子或类似物。一旦抗蚀剂被去除，晶种层的暴露的部分诸如通过使用可接受的蚀刻工艺去除，诸如通过湿蚀刻或干蚀刻。晶种层的剩余部分与导电材料形成金属化图案146及通路。通路形成在贯穿介电层140到如金属化图案138的部分的开口中。

在图12中，介电层148沉积在金属化图案146及介电层140上。在一些实施例中，介电层148是由聚合物所形成，所述聚合物也可以是可使用光光刻屏蔽图案化的光敏材料，诸如pbo、聚酰亚胺、bcb、或类似物。在其它实施例中，介电层148是由氮化物诸如氮化硅；氧化物诸如氧化硅、psg、bsg、bpsg；或类似物所形成。介电层148可通过旋转涂覆、层压、cvd、类似物、或其组合形成。

在图13中，介电层148接着被图案化。图案化形成开口，以暴露金属化图案146的部分。图案化可通过可接受的工艺，诸如在介电层是光敏材料时通过将介电层148曝光或通过使用例如非等向性蚀刻剂的蚀刻。如果介电层148是光敏材料，那么介电层148可在曝光后被显影。

在图14中，具有通路的金属化图案154形成在介电层148上。作为用于形成金属化图案154的一实例，晶种层(未显示)形成在介电层148上方以及在通过介电层148的开口中。在一些实施例中，晶种层是金属层，其可以是单层结构或包括多个由不同材料形成的子层的复合层。在一些实施例中，晶种层包括钛层及在钛层上方的铜层。晶种层可使用例如pvd或类似物形成。接着抗蚀剂形成并图案化在晶种层上。抗蚀剂可通过旋转涂覆或类似物形成且可使抗蚀剂曝光以兹图案化。抗蚀剂的图案对应于金属化图案154。图案化形成贯穿抗蚀剂的开口，以暴露晶种层。导电材料形成在抗蚀剂的开口中且在晶种层的暴露的部分上。导电材料可通过镀覆形成，诸如电镀或无电式电镀、或类似物。导电材料可包括金属，像是铜、钛、钨、铝、或类似物。接着，抗蚀剂及其上未有导电材料形成的晶种层的部分被去除。抗蚀剂可通过可接受的灰化或剥除工艺去除，诸如使用氧等离子或类似物。一旦抗蚀剂被去除，晶种层的暴露的部分诸如通过使用可接受的蚀刻工艺去除，诸如通过湿蚀刻或干蚀刻。晶种层的剩余部分与导电材料形成金属化图案154及通路。通路形成在贯穿介电层148到如金属化图案146的部分的开口中。

在图15中，介电层156沉积在金属化图案154及介电层148上。在一些实施例中，介电层156是由聚合物所形成，所述聚合物也可以是可使用光光刻屏蔽图案化的光敏材料，诸如pbo、聚酰亚胺、bcb、或类似物。在其它实施例中，介电层156是由氮化物诸如氮化硅；氧化物诸如氧化硅、psg、bsg、bpsg；或类似物所形成。介电层156可通过旋转涂覆、层压、cvd、类似物、或其组合形成。

图16至18是根据一些实施例绘示rdl路由的简化平面图。图16绘示图15的第一封装件结构的一者的简化平面图。所绘示平面图包含被模塑料130环绕的集成电路裸片114的一者的有源表面，其中显示模塑料130具有上覆金属化图案154/146/138(rdl图案)。未显示裸片连接件126、贯穿通路112、及介电层132、140、148、及156。

图16包含表示拉力方向的箭头702(标示为702a及702b)，以箭头702a表示在集成电路裸片114的转角的拉力方向，以及以箭头702b表示在集成电路裸片114的侧边的拉力方向。在一些实施例中，拉力方向从集成电路裸片114的有源表面的中心点706径向地延伸。集成电路裸片114的有源表面的中心点706是集成电路裸片114的有源表面在x及y方向二者上的中点。在一些实施例中，拉力702a是在相对于x及/或y轴约45度的夹角。在一些实施例中，拉力702b是在相对于x及/或y轴约0或约90度的夹角。

图16包含预定区域704(标示为704a及704b)，具有在集成电路裸片114的转角的预定区域704a以及在集成电路裸片114的侧边的预定区域704b。这些预定区域704在集成电路裸片114与模塑料130之间重迭边界。已发现当rdl图案在与这些预定区域704内的拉力相同的方向上路由时，rdl图案遭遇最高开裂风险。此至少部分由于下列事实所致：最大拉伸应力发生在集成电路裸片114与模塑料130的边界及/或靠近集成电路裸片114与模塑料130的边界。此最大拉伸应力可能是由于晶圆曲率的急剧改变所造成，其中未单粒化第一封装件是所述晶圆的一部分，所述曲率急剧改变是因集成电路裸片114与模塑料130之间cte不匹配。所以，已确定出在这些预定区域704内，rdl图案不应在与拉力相同的方向上路由。

图17绘示在集成电路裸片114的转角的预定区域704a内的rdl图案路由的详情图。在一些实施例中，预定区域704a具有从裸片114与模塑料130的边界进入到模塑料中的尺寸d1及进入到裸片114中的尺寸d2。在一些实施例中，d1等于或大于约300μm，诸如约330μm，且d2等于或大于约200μm，诸如约220μm。金属化图案154/146/138具有线宽度w1。在一些实施例中，宽度w1小于约30μm，诸如约20μm。

金属化图案154/146/138与预定区域704a的边界之间的夹角是夹角α2。在一些实施例中，夹角α2是在约75度至约105度的范围中。换种方式说，在预定区域704a内的金属化图案154/146/138的路由可被旋转而使得夹角α2是在约75度至约105度的范围中。形成在预定区域704a内的金属化图案154/146/138的部分之间的夹角是夹角α1。在一些实施例中，夹角α1为约0度或约90度。换种方式说，在预定区域704a内的金属化图案154/146/138可具有一或多个90度的弯折或可以是直线无弯折地通过预定区域704a。利用在预定区域704a内或紧接预定区域704a的金属化图案154/146/138的这些夹角，金属化图案154/146/138可显著减少加热工艺期间破裂的机会，这是因为金属化图案154/146/138不是跑在与加热工艺所造成的拉力相同的方向上。

图18绘示在集成电路裸片114的侧边的预定区域704b内的rdl图案路由的详情图。在一些实施例中，预定区域704b具有从裸片114与模塑料130的边界进入到模塑料中的尺寸d3及进入到裸片114中的尺寸d42。在一些实施例中，d3等于或大于约300μm，诸如约330μm，且d4等于或大于约200μm，诸如约220μm。金属化图案154/146/138具有线宽度w1。

金属化图案154/146/138与预定区域704b边界之间的夹角是夹角α4。在一些实施例中，夹角α4是在约30度至约60度的范围中。换种方式说，在预定区域704b内的金属化图案154/146/138的路由可被旋转而使得夹角α4是在约30度至约60度的范围中。形成在预定区域704b内的金属化图案154/146/138的部分之间的夹角是夹角α3。在一些实施例中，夹角α3为约0度或约90度。换种方式说，在预定区域704b内的金属化图案154/146/138可具有一或多个90度的弯折或可以是直线无弯折地通过预定区域704b。利用在预定区域704b内或紧接预定区域704a的金属化图案154/146/138的这些夹角，金属化图案154/146/138可显著减少加热工艺期间破裂的机会，这是因为金属化图案154/146/138不是跑在与加热工艺所造成的拉力相同的方向上。

已发现通过在裸片转角区具有跑在不平行于拉力方向上的金属化图案154/146/138，在这些裸片转角区中的金属化图案154/146/138上的经标准化应力可显著被减少。例如，当在裸片转角区中的金属化图案154/146/138是在相对于拉力约45度的夹角时，则相较于当在裸片转角区中的金属化图案154/146/138平行于拉力时所具者，金属化图案154/146/138上的经标准化应力被减少约38％。作为另一实例，当在裸片转角区中的金属化图案154/146/138是在相对于拉力约90度的夹角时，则相较于当在裸片转角区中的金属化图案154/146/138平行于拉力时所具者，金属化图案154/146/138上的经标准化应力被减少约75％。

在一些实施例中，上述rdl路由设计技术仅施加到上覆集成电路裸片114及模塑料130的第一金属化图案(如，金属化图案138)，其中剩余金属化图案不考虑预定区域704被路由。在其它实施例中，上述rdl路由设计技术是施加到上覆集成电路裸片114及模塑料130的金属化图案的所有者(如，金属化图案138、146、及154)。

图19至25是根据一些实施例绘示在用于进一步形成第一封装件以及用于附接其它封装件结构到所述第一封装件的工艺期间的中间步骤的剖面图。

在图19中，介电层156接着被图案化。图案化形成开口，以暴露金属化图案154的部分。图案化可通过可接受的工艺，诸如在介电层是光敏材料时通过将介电层156曝光或通过使用例如非等向性蚀刻剂的蚀刻。如果介电层156是光敏材料，那么介电层156可在曝光后被显影。

显示前侧重布结构160作为一实例。更多或更少介电层及金属化图案可被形成在前侧重布结构160中。如果更少介电层及金属化图案欲被形成，那么可省略上面所讨论的步骤及工艺。如果更多介电层及金属化图案欲被形成，那么可重复略上面所讨论的步骤及工艺。所属领域的技术人员将能轻易理解哪个步骤及工艺将被省略或重复。

虽然在预定区域704内的rdl路由设计涉及前侧重布结构160讨论，但rdl路由工艺的技术也可施加到背侧重布结构110。

在图20中，垫162形成在前侧重布结构160的外侧上。垫162用以耦合到导电连接件166(见图21)且可称作凸块下金属(underbumpmetallurgy,ubm)162。在所绘示的实施例中，垫162经由贯穿介电层156到金属化图案154的开口形成。作为用于形成垫162的一实例，晶种层(未显示)形成在介电层156上方。在一些实施例中，晶种层是金属层，其可以是单层结构或包括多个由不同材料形成的子层的复合层。在一些实施例中，晶种层包括钛层及在钛层上方的铜层。晶种层可使用例如pvd或类似物形成。接着抗蚀剂形成并图案化在晶种层上。抗蚀剂可通过旋转涂覆或类似物形成且可使抗蚀剂曝光以进行图案化。抗蚀剂的图案对应于垫162。图案化形成贯穿抗蚀剂的开口，以暴露晶种层。导电材料形成在抗蚀剂的开口中且在晶种层的暴露的部分上。导电材料可通过镀覆形成，诸如电镀或无电式电镀、或类似物。导电材料可包括金属，像是铜、钛、钨、铝、或类似物。接着，抗蚀剂及其上未有导电材料形成的晶种层的部分被去除。抗蚀剂可通过可接受的灰化或剥除工艺去除，诸如使用氧等离子或类似物。一旦抗蚀剂被去除，晶种层的暴露的部分诸如通过使用可接受的蚀刻工艺去除，诸如通过湿蚀刻或干蚀刻。晶种层的剩余部分与导电材料形成垫162。在所述实施例，如果垫162不同地形成，那么可利用更多的抗蚀剂及图案化步骤。

在图21中，导电连接件166形成在ubm162上。导电连接件166可以是球栅数组(ballgridarray，bga)连接件、焊球、金属柱、控制塌陷高度芯片连接(c4)凸块、微凸块、无电式镍-无电式钯-浸渍金技术(electrolessnickel-electrolesspalladium-immersiongoldtechnique，enepig)形成的凸块、或类似物。导电连接件166可包含导电材料，诸如焊料、铜、铝、金、镍、银、钯、锡、类似物、或其组合。在一些实施例中，导电连接件166通过下列形成：经由此等常用方法诸如蒸发、电镀、印刷、焊料转移、球植放或类似物而初始地形成一层焊料。一旦一层焊料被形成在结构上，可实施回焊以将材料塑形成想要的凸块形状。在另一实施例中，导电连接件166是通过溅镀、印刷、电镀、无电式电镀、cvd、或类似物形成的金属柱(诸如铜柱)。金属柱可以是无焊料且具有实质上垂直侧壁。在一些实施例中，金属帽盖层(未显示)形成在金属柱连接件166的顶部上。金属帽盖层可包含镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金、类似物或其组合且可通过镀覆工艺形成。

在图22中，载体衬底去接合被实施以将载体衬底100从背侧重布结构如介电层104去附接(去接合)。根据一些实施例，去接合包含将光诸如激光光或uv光投射在离型层102上，以便离型层102在光的热下分解且载体衬底100可被去除。所述结构接着被翻转且置放在胶带190上。

如同图22中进一步所绘示，开口贯穿介电层104形成，以暴露金属化图案106的部分。开口可通过例如激光钻孔、蚀刻、或类似物形成。

在图23中，单粒化工艺通过沿着切割线区如在相邻区600与602之间锯切184。锯切184将第一封装件区600与第二封装件区602单粒化。

图24绘示所得的单粒化封装件200，其可以是来自第一封装件区600或第二封装件区602的一者。封装件200也可称作集成化扇出(integratedfan-out，info)封装件200。

图25绘示封装件结构500，其包含封装件200(可称作第一封装件200)、第二封装件300、及衬底400。第二封装件300包含衬底302及耦合到衬底302的一或多个堆栈裸片308(308a及308b)。衬底302可由半导体材料所制，诸如硅、锗、钻石、或类似物。在一些实施例中，也可使用化合物材料，诸如硅锗、碳化硅、砷镓、砷化铟、磷化铟、碳化硅锗、磷化镓砷、磷化镓铟、这些的组合及类似物。额外地，衬底302可以是绝缘体上半导体(soi)结构。一般，soi衬底包含一层半导体材料，诸如磊晶硅、锗、硅锗、soi、绝缘体上硅锗(silicongermaniumoninsulator，sgoi)、或其组合。衬底302是，在一个替代实施例中，基于绝缘芯诸如玻璃纤维增强树脂芯。芯材料的一个实例是玻璃纤维树脂诸如fr4。芯材料的替代物包含双马来酰亚胺三嗪(bismaleimide-triazine，bt)树脂、或替代地，其它的印刷电路板(pcb)材料或膜。增层膜诸如味之素增层膜(ajinomotobuild-upfilm，abf)或其它层压体可用于衬底302。

衬底302可包含有源及无源装置(图25中未显示)。所属领域的技术人员将认知到有广泛种类的装置诸如晶体管、电容器、电阻、这些的组合、及类似物可用于产生半导体封装件300的设计的结构和功能要求。所述装置可使用任何合适的方法形成。

衬底302也可包含金属化层(未显示)及贯穿通路306。金属化层可形成在有源及无源装置上方且被设计用以连接各种装置，以形成功能电路。金属化层可由具有互连导电材料层的通路的介电(如，低k介电材料)及导电材料(如，铜)的交替层所形成，且可经由任何合适的工艺(诸如沉积、镶嵌、双镶嵌、或类似物)形成。在一些实施例中，衬底302实质上不含有源及无源装置。

衬底302可具有在衬底202的第一侧上的接垫303，以耦合到堆栈裸片308；及在衬底302的第二侧上的接垫304，以耦合到导体314，衬底302的第二侧与第一侧相对。在一些实施例中，接垫303及304通过形成凹槽(未显示)到在衬底302的第一及第二侧上的介电层(未显示)中而形成。凹槽可被形成以允许接垫303及304被嵌入到介电层中。在其它实施例中，因为接垫303及304可能被形成在介电层上，所以凹槽被省略。在一些实施例中，接垫303及304包含铜、钛、镍、金、钯、类似物、或其组合所制的薄晶种层(未显示)。接垫303及304的导电材料可被沉积在薄晶种层上方。导电材料可通过电化学电镀工艺、无电式电镀工艺、cvd、原子层沉积(atomiclayerdeposition，ald)、物理气相沉积(physicalvapordeposition，pvd)、类似物或其组合形成。在一实施例中，接垫303及304的导电材料是铜、钨、铝、银、金、类似物、或其组合。

在一实施例中，接垫303及304是ubm，其包含三层导电材料，诸如一层钛、一层铜、及一层镍。然而，所属领域的技术人员将认知到，有许多合适的材料及层的布置，诸如适合ubm303及304形成的铬/铬-铜合金/铜/金布置、钛/钛钨/铜布置、或铜/镍/金布置。可用于ubm303及304的任何合适的材料或材料层意欲完全包含在目前申请案的范围中。在一些实施例中，贯穿通路306延伸穿过衬底302且将至少一个接垫303耦合到至少一个接垫304。

在所绘示的实施例中，堆栈裸片308通过焊线310耦合到衬底302，虽然也可使用其它连接，诸如导电凸块。在一实施例中，堆栈裸片308是堆栈存储器裸片。例如，堆栈存储器裸片308可包含低电压(low-power，lp)双倍数据率(doubledatarate，ddr)存储器模块，诸如lpddr1、lpddr2、lpddr3、lpddr4、或类似存储器模块。

在一些实施例中，堆栈裸片308及焊线310可被模塑料312囊封。模塑料312可例如使用压缩成型而成型在堆栈裸片308及焊线310上。在一些实施例中，模塑料312是模塑料、聚合物、环氧化物、氧化硅填充材料、类似物或其组合。可实施固化步骤以固化模塑料312，其中所述固化可以是热固化、uv固化、类似物、或其组合。

在一些实施例中，堆栈裸片308及焊线310被埋藏在模塑料312中且在模塑料312的固化后，进行平坦化步骤诸如研磨，以去除模塑料312的过多部分并为第二封装件300提供实质上平坦表面。

在第二封装件300形成后，封装件300通过导电连接件314、接垫304、及金属化图案106的方式被接合到第一封装件200。在一些实施例中，堆栈存储器裸片308可经由焊线310、接垫303及304、贯穿通路306、导电连接件314、及贯穿通路112耦合到集成电路裸片114。

导电连接件314可以是与上述导电连接件166相似且不在这里重复说明，虽然导电连接件314及166不必要是相同。在一些实施例中，在接合导电连接件314之前，导电连接件314涂覆有助焊剂(未显示)，诸如不需清洗助焊剂。导电连接件314可被浸入助焊剂中或助焊剂可被喷射到导电连接件314上。在另一实施例中，助焊剂可施加到金属化图案106的表面。

在一些实施例中，导电连接件314可具有在它们回焊之前形成在其上的环氧化物助焊剂(未显示)，具有在第二封装件300附接到第一封装件200后留下至少环氧化物助焊剂的环氧化物部分的一些。此留下环氧化物部分可充当底胶填充，以减少并保护从回焊导电连接件314产生的接点。在一些实施例中，底胶填充(未显示)可被形成在第二封装件300与第一封装件200之间并环绕导电连接件314。底胶填充可通过在第二封装件300附接之后的毛细管流动工艺形成或可通过在第二封装件300附接之前的合适沉积方法形成。

在第二封装件300与第一封装件200之间的接合可以是焊料接合或直接金属到金属(诸如铜带铜或或锡到锡)接合。在一实施例中，第二封装件300通过回焊工艺接合到第一封装件200。在回焊工艺期间，导电连接件314与接垫304及金属化图案106接触，以将第二封装件300实体耦合到且电耦合到第一封装件200。在接合工艺之后，集成式存储器控制器(integratedmemorycontroller，imc)(未显示)可形成在金属化图案106与导电连接件314的接口且也在导电连接件314与接垫304之间的接口(未显示)。

半导体封装件500包含安装到衬底400的封装件200及300。衬底400可称作封装件衬底400。封装件200使用导电连接件166安装到封装件衬底400。

封装件衬底400可由半导体材料所制，诸如硅、锗、钻石、或类似物。替代地，可使用化合物材料，诸如硅锗、碳化硅、砷镓、砷化铟、磷化铟、碳化硅锗、磷化镓砷、磷化镓铟、这些的组合及类似物。额外地，封装件衬底400可以是soi衬底。一般，soi衬底包含一层半导体材料，诸如磊晶硅、锗、硅锗、soi、sgoi、或其组合。封装件衬底400是，在一个替代实施例中，基于绝缘芯诸如玻璃纤维增强树脂芯。芯材料的一个实例是玻璃纤维树脂诸如fr4。芯材料的替代物包含双马来酰亚胺三嗪bt树脂、或替代地，其它pcb材料或膜。增层膜诸如abf或其它层压体可用于封装件衬底400。

封装件衬底400可包含有源及无源装置(图25中未显示)。所属领域的技术人员将认知到有广泛种类的装置诸例如晶体管、电容器、电阻、这些的组合、及类似物可用于产生半导体封装件500的设计的结构和功能要求。所述装置可使用任何合适的方法形成。

封装件衬底400也可包含金属化层及通路(未显示)以及在金属化层及通路上方的接垫402。金属化层可形成在有源及无源装置上方且被设计用以连接各种装置，以形成功能电路。金属化层可由具有互连导电材料层的通路的介电(如，低k介电材料)及导电材料(如，铜)的交替层所形成，且可经由任何合适的工艺(诸如沉积、镶嵌、双镶嵌、或类似物)形成。在一些实施例中，封装件衬底400实质上不含有源及无源装置。

在一些实施例中，导电连接件166可被回焊以将封装件200附接到接垫402。导电连接件166将衬底400，包含在衬底400中的金属化层电耦合到及/或实体耦合到第一封装件200。

导电连接件166可具有在它们回焊之前形成在其上的环氧化物助焊剂(未显示)，具有在封装件200附接到衬底400后留下至少环氧化物助焊剂的环氧化物部分的一些。此留下环氧化物部分可充当底胶填充，以减少并保护从回焊导电连接件166产生的接点。在一些实施例中，底胶填充(未显示)可被形成在第一封装件200与衬底400之间并环绕导电连接件166。底胶填充可通过在封装件200附接之后的毛细管流动工艺形成或可通过在封装件200附接之前的合适沉积方法形成。

本揭露中的装置及方法的实施例具有许多优点。尤其，一种重布层(rdl)路由设计的封装件结构，其使得在半导体-囊封剂边界(如，硅/模塑料(si/mc)边界)能够有更可靠坚固性。例如，从室温向上升温到220℃加热晶圆形式的封装件会由于曲率急剧改变而导致在半导体-囊封剂边界的rdl上有高弯曲应力，所述曲率急剧改变会因热膨胀系数(coefficientofthermalexpansion，cte)不匹配。从扇出传送到扇入区的应力可在裸片转角及裸片侧边造成rdl开裂。所以，在一些实施例中，rdl路由设计可用于在裸片-囊封剂边界的预定区域内的可靠坚固性。所述预定区域(有时称作禁止区(koz))是其中rdl路由不应在与拉力相同的方向上路由的区域，因为如果方向相同将造成rdl图案遭遇最高开裂风险(见图16)。

一实施例是一种结构，其包含第一裸片，所述第一裸片具有有源表面，所述有源表面具有第一中心点；模塑料，其至少横向囊封所述第一裸片；及第一重布层(rdl)，包含延伸在所述第一裸片及所述模塑料上方的金属化图案。所述第一rdl的所述金属化图案的第一部分，其延伸在所述第一裸片的边界的第一部分上方到所述模塑料，所述金属化图案的所述第一部分不平行于第一线延伸，所述第一线从所述第一裸片的所述第一中心点延伸到所述第一裸片的所述边界的所述第一部分。

另一实施例是一种方法，其包含形成第一贯穿通路相邻于第一裸片，所述第一裸片的两个侧壁在第一转角区中相会；至少横向囊封所述第一裸片及所述第一贯穿通路在模塑料中；形成第一重布结构在所述第一裸片及所述第一贯穿通路上方且电耦合到所述第一裸片及所述第一贯穿通路，所述第一重布结构包含第一金属化图案，上覆所述第一转角区的所述第一金属化图案在具有相对于所述第一裸片的侧壁的一者的第一夹角的方向上延伸，所述第一夹角是在自75度至105度的范围中；及形成第一组导电连接体在所述第一重布结构上。

又一实施例是一种方法，其包含形成第一封装件。所述形成所述第一封装件包含形成电连接体在载体衬底上方；附接第一裸片到所述载体衬底，所述电连接体从所述第一裸片的第二侧延伸到所述第一裸片的第一侧，所述第二侧与所述第一侧相对，所述电连接体相邻于所述第一裸片，所述第一裸片的所述第一侧具有第一中心点；以模塑料囊封所述第一裸片及所述电连接体；及形成重布结构上覆所述第一裸片的所述第一侧及所述模塑料，所述重布结构包含金属化图案的第一部分，所述金属化图案的所述部分延伸在所述第一裸片的边界的第一部分上方到所述模塑料，所述金属化图案的所述第一部分不平行于第一线延伸，所述第一线从所述第一裸片的所述第一中心点延伸到所述第一裸片的所述边界的所述第一部分。

前面列述了数个实施例的特征以便所属领域的技术人员可更佳地理解本揭露的方面。所属领域的技术人员应了解它们可轻易地使用本揭露作为用以设计或修改其它工艺及结构的基础以实现本文中所介绍实施例的相同目的及/或达成本文中所介绍实施例的相同优点。所属领域的技术人员也应体认到此等均等构造不会背离本揭露的精神及范围，且它们可在不背离本揭露的精神及范围下做出各种改变、取代、或替代。

符号说明

100载体衬底

102离型层

104、108、132、140、148、156介电层

106、138、146、154金属化图案

110背侧重布结构

112、306贯穿通路

114集成电路裸片

116粘合剂

118半导体衬底

120互连结构

122、162垫

124钝化膜

126裸片连接件

128介电材料

130囊封剂

160前侧重布结构

166导电连接件

184锯切

190胶带

200封装件

300第二封装件

303、304、402接垫

308(308a及308b)堆栈裸片

310焊线

312模塑料

314导体

302、400衬底

500封装件结构

600第一封装件区

602第二封装件区

702、702a、702b箭头

704、704a、704b预定区域

706中心点

d1、d2、d3、d4尺寸

w1宽度

x、y轴

α1、α2、α3、α4夹角