半导体封装及其制造方法与流程

本揭露是关于一种半导体封装及其制造方法。

背景技术：

半导体装置使用于各种电子应用中，例如个人计算机、移动电话、数字相机、以及其它的电子设备。半导体装置的制造涉及在半导体衬底上连续沉积绝缘或介电层、传导层、以及半导体层，并且使用光刻与蚀刻过程图案化各种材料层，以于所述半导体衬底上形成电路组件与组件。

半导体产业通过持续缩小最小特征尺寸，而持续改进各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度，使得在给定面积整合更多组件。输入与输出(inputandoutput，i/o)连接的数目显著增加。发展较小的封装结构，使用较小面积或较小高度，用以封装半导体装置。例如，尝试进一步增加电路密度，已经研究三维(3d)ic。

已经发展新的封装技术以改进半导体装置的密度与功能。半导体装置的这些相对新型的封装技术面临制造挑战。

技术实现要素：

本揭露的实施例提供一种半导体封装，包括第一半导体结构，具有有源区域；第一接合介电质，位于所述第一半导体结构上方且环绕第一接合金属化结构；贯穿通路，位于所述第一接合介电质上方；以及无源装置，位于所述贯穿通路上方且电耦合到所述贯穿通路与所述第一接合金属化结构。

附图说明

为协助读者达到最佳理解效果，建议在阅读本揭露时同时参考附件图标及其详细文字叙述说明。请注意为遵循业界标准作法，本专利说明书中的图式不一定按照正确的比例绘制。在某些图式中，尺寸可能刻意放大或缩小，以协助读者清楚了解其中的讨论内容。

图1是根据本揭露的一些实施例说明半导体封装的剖面示意图。

图2是根据本揭露的一些实施例说明半导体封装的剖面示意图。

图3是根据本揭露的一些实施例说明半导体封装的剖面示意图。

图4a到4i是根据本揭露一些实施例说明制造半导体封装的方法顺序的剖面示意图。

图5a与5b是根据本揭露的一些实施例说明制造半导体封装的方法的经选择的顺序的剖面示意图。

图6a到6c是根据本揭露的一些实施例说明制造半导体封装的方法的经选择的顺序的剖面示意图。

具体实施方式

本揭露提供了数个不同的实施方法或实施例，可用于实现本发明实施例的不同特征。为简化说明起见，本揭露也同时描述了特定零组件与布置的范例。请注意提供这些特定范例的目的仅在于示范，而非予以任何限制。举例来说，在以下说明第一特征如何在第二特征上或上方的叙述中，可能会包括某些实施例，其中第一特征与第二特征为直接接触，而叙述中也可能包括其它不同实施例，其中第一特征与第二特征中间另有其它特征，以致于第一特征与第二特征并不直接接触。此外，本揭露中的各种范例可能使用重复的参考数字和/或文字注记，以使文件更加简单化和明确，这些重复的参考数字与注记不代表不同的实施例与/或配置之间的关联性。

另外，本揭露在使用与空间相关的叙述词汇，如“在…之下”，“低”，“下”，“上方”，“之上”，“下”，“顶”，“底”和类似词汇时，为便于叙述，其用法均在于描述图标中一个组件或特征与另一个(或多个)组件或特征的相对关系。除了图标中所显示的角度方向外，这些空间相对词汇也用来描述所述装置在使用中以及操作时的可能角度和方向。所述装置的角度方向可能不同(旋转90度或其它方位)，而在本揭露所使用的这些空间相关叙述可以同样方式加以解释。

尽管本揭露的广范围所主张的数值范围与参数是约略值，但在特定范例中所阐述的数值是尽可能精准的。然而，任何数值本质上含有在个别测试测量中得到的标准偏差所必然造成的一些误差。再者，在本文中，“约”通常是指在给定值或范围的10％、5％、1％或0.5％内。或者，“约”是指在所述技艺中具有通常技术者可接受的平均的标准偏差内。在操作/工作范例之外，除非特别指名，否则本文所揭露的所有的数值范围、数量、值、与比例，例如材料的量、时间期间、温度、操作条件、数量的比例、及其类似者应被理解为受到“约”字修饰。据此，除非有相反的指示，本揭露以及所附随的权利要求书所阐述的数值参数是约略数，其可视需要而变化。至少，应根据所报导的有意义的位数数目并且使用通常的进位技术，解读各个数值参数。本文中，范围可表示为从一端点到另一端点，或是在两个端点之间。除非特别声明，否则本文揭露的所有范围皆包含端点。

各种实施例包含用于形成半导体装置封装的方法与对应结构。不同的实施例整合多个功能性芯片于单一的装置封装中，并且实施芯片对晶片(例如已知的良好裸片)用于晶片上芯片(chip-on-wafer，cow)级封装。功能性芯片可使用接合层(例如通过融合接合与/或混合接合)直接接合到其它功能性芯片，以降低形成焊料凸块(例如微凸块)与底胶填充的需求。不同的实施例可另有利地提供具有较小尺寸架构、增加输入/输出密度、以及低通路深宽比(viaaspectratio)的封装中系统(system-in-package，sip)方案。因此，可降低制造错误与成本。

在先前技术中，集成无源装置(integratedpassivedevice，ipd)例如传感器或电容器是整合于半导体芯片的金属化结构的顶部数个金属层，造成ipd的直接投影(directprojection)之下的装置区域与所述区域附近无法实施有源装置，例如晶体管或存储器。换句话说，由于事实为ipd产生的缩小电流可能不当影响下方有源装置的性能，因而ipd的布局实质限制有源装置真实阶级(activedevicerealestate)。在一些例子中，不仅ipd下方直接投影而且所述直接投影约15微米的周边皆保留不布置任何有源装置。这造成ipd消耗总装置面积的约10％到20％，并且维持高尺寸架构。

另一方面，随着半导体技术的进一步发展，已经合并堆栈的半导体装置，例如3d集成电路(3dic)，作为有效的替代品以进一步降低半导体装置的实体尺寸。在堆栈的半导体装置中，在不同的半导体晶片上制造有源电路，例如逻辑、存储器、处理器电路以及类似物。可在彼此顶部设置二或多个半导体晶片，以进一步缩小半导体装置的尺寸架构。

可经由合适的接合技术，将两个半导体晶片或裸片接合在一起。通常使用的接合技术包含直接接合、化学活化接合、电浆活化接合、阳极结合、共晶接合、玻璃料接合(glassfritbonding)、粘着接合、热压缩接合、反应性接合、与/或类似者。可在堆栈的半导体晶片之间提供电性连接。堆栈的半导体装置可提供较高的密度与较小的尺寸架构，并且考虑增加的性能与较低的功率消耗。

本揭露提供一种多芯片半导体封装或是3dic封装，其需要至少一个ipd。所述ipd位于多芯片半导体封装中，而不限制任何的有源装置真实阶级(activedevicerealestate)并且对于有源装置的性能不造成任何不利影响。因此，多芯片半导体封装中的芯片的尺寸架构缩小，降低芯片的每单位面积的制造成本。

参阅图1，图1是根据本揭露的一些实施例说明半导体封装100的剖面示意图。半导体封装100包含半导体结构101与另一半半导体结构102。半导体结构101具有衬底部分101′与金属化部分101”，所述金属化部分101”包含从衬底部分101′中的有源区域延伸的互连结构。在一些实施例中，有源区域包含各种有源装置(未绘示)，例如晶体管、电容器、电阻器、二极管、光二极管、熔丝等。互连结构可形成于有源装置上方。本揭露所使用的“面”或“前”表面一词是指有源装置与互连结构形成于其上的装置的主要表面。同样地，裸片的“背”表面是与所述面或前相对的主要表面。如图1所示，半导体结构101具有前表面1011与背表面1012。

互连结构可包含层间介电(inter-layerdielectric，ild)与/或金属间介电(inter-metaldielectric，imd)层，其含有使用任何合适方法形成的传导组件(例如包括铜、铝、钨、其组合、以及类似物的导线与通路)。ild与imd层可包含低介电常数介电材料于所述传导组件之间，所述低介电常数介电材料具有k值，例如低于约4.0或甚至低于2.0。在一些实施例中，ild与imd层可由任何合适的方法，例如旋涂、化学气相沉积(chemicalvapordeposition，cvd)与电浆辅助cvd(plasma-enhancedcvd，pecvd)所形成的例如磷硅酸盐玻璃(phosphosilicateglass，psg)、硼磷硅酸盐玻璃(borophosphosilicateglass，bpsg)、氟硅酸盐玻璃(fluorosilicateglass，fsg)、sioxcy、玻璃上旋涂、聚合物上旋涂、硅碳材料、其化合物、其复合物、其组合物、或类似物。互连结构地连接各种有源装置，以于半导体结构101中形成功能性电路。处理电路提供的功能可包含逻辑结构、存储器结构、处理结构、传感器、放大器、功率分布、输入/输出电路、或类似物。所述技艺中具有通常技术者可理解上述范例仅供说明的用，以进一步解释不同实施例的应用，而非限制本揭露。可使用其它电路适当用于给定的应用。

半导体封装100也具有接合介电质101a于半导体结构101上方，环绕接合金属化结构101b。接合介电质101a包含介电材料1013，例如氧化物或氮化物。介电质与金属线暴露于接合金属化结构101b的顶表面，成为待接合(ready-to-bond)表面附加于半导体结构101。

贯穿介电通路105是位于半导体结构101与接合介电质101a上方。在一些实施例中，多个贯穿介电通路105受到介电质1053环绕。介电质1053可与接合介电质101a的介电质1013相同或不同。在本实施例中，贯穿通路105受到介电质1053环绕，因而贯穿介电通路105可称为贯穿介电通路(throughdielectricvia，tdv)。贯穿介电通路105与接合接介电质101a接近的一端是电耦合接合金属化101b，远离接合介电质101a的贯穿介电通路105的另一端是电耦合贯穿介电通路105上方的金属化103。金属化103包含如上所述的传导组件。此外，金属化103的传导组件还包含无源装置(passivedevice，pd)110，例如传感器或电容器。例如，在半导体封装100中，pd110需要传感器的图案，经由金属化103中的传导组件而电连接到贯穿介电通路105。在其它实施例中，pd110可直接接触贯穿介电通路105。

注意，pd110与半导体结构101的衬底部分101′之间的分隔(separation)s为至少15微米。通过此分隔s，pd110产生的感应电流与电场对于半导体结构101的衬底部分101′中的有源区域造成许可的、最小的影响，甚至在有源区域是在pd110的投影之下时，如图1所示。如果分隔s小于约15微米，实验数据显示仍具有对于有源装置的上述不利影响。在本揭露中，pd110的配置不占据半导体结构101中的任何有源区域，因而降低半导体结构101的尺寸架构与制造成本。再者，由于pd110电耦合到半导体结构101与102，此pd110的实施也不会缩小半导体结构102中的任何有源区域。

半导体封装100另包含另一半导体结构102于半导体结构101上方。在一些实施例中，类似于半导体结构101，半导体结构102包含衬底部分102′，以及金属化部分102”于衬底部分102′的前表面。接合金属化结构102a未在半导体结构102的金属化102”的顶部金属上方。如上所述，半导体结构102包含前表面1021与背表面1022。如图1所示，半导体结构101的前表面接合到半导体结构102的前表面。换句话说，半导体封装100呈现面对面接合(face-to-facebonding)。在一些实施例中，由于接合界面(以虚线绘示)包含金属与介电材料，因此采用混合接合用于接合半导体结构101、102。图4d的说明提供半导体结构101、102之间混合接合的细节。在其它实施例中，可在半导体结构101与半导体结构102之间用面对背(face-to-back)接合架构，在金属化103中实施pd110。

如图1所示，半导体结构102覆盖半导体结构101的第一部分p1，而所述贯穿介电通路105覆盖半导体结构101的第二部分p2。半导体结构102与接合介电质102a一起具有总厚度h′。h′是从半导体结构102的背表面1022到半导体结构101的接合金属化101a所测量的距离。贯穿介电通路105具有高度h，从连接金属化103的贯穿介电通路105的一端到接合金属化101a所测量。在一些实施例中，高度h大于厚度h′。高度h与厚度h′的差△h是约一金属化层的厚度。在一些实施例中，差△h是约1微米。或者，贯穿介电通路105的高度h大于半导体结构102与接合介电质102a的厚度总和，这是由于在接合半导体结构101、102与填充第二部分p2上方的间隙之后，在贯穿介电通路105的沟渠形成之前，在所填充的间隙与半导体结构102的背侧上方沉积实质等于△h厚度的另一介电层。图4g的相关说明段落提供详细的制造说明。

参阅图1，贯穿介电通路105包含具有间距(pitch)的多个贯穿介电通路，所述间距约10微米。如图1所示，相对于半导体结构102的侧壁来说，pd110位于第二贯穿介电通路105上方。然而，图1为建议pd110应远离半导体结构102的有源区域。在其它的实施例中，本揭露的范围应包括从半导体结构102的侧壁将pd110定位于第一贯穿介电通路105上方。所述技艺中具有通常技术者可理解半导体结构102中的装置裸片包含接近半导体结构102的周边的密封环区域，因此，半导体结构102的衬底部分102′中的有源区域是横向方向中远离pd110的至少一密封环区域。在一些实施例中，半导体结构102中的有源装置与pd110之间的横向分隔为至少20微米。

在一些实施例中，半导体结构101与半导体结构102包含不同的半导体芯片或裸片。例如，半导体结构101可为普通的硅晶片、载体、块状硅、掺杂或未掺杂、或是绝缘体上半导体(semiconductor-on-insulator，soi)衬底的有源层。通常，soi衬底包括形成于绝缘层上的半导体材料层，例如硅。所述绝缘层可为例如包埋的氧化物(buriedoxide，box)层或是氧化硅层。所述绝缘层提供于衬底上，例如硅或玻璃衬底。或者，所述衬底可包含另一元素半导体，例如锗；化合物半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、与/或锑化铟；合金半导体，包含sige、gaasp、alinas、algaas、gainas、gainp与/或gainasp；或其组合。也可使用其它衬底，例如多层或梯度衬底。半导体结构102可为已知的良好裸片(knowngooddie，kgd)，以通过各种电性与/或结构测试。半导体结构102可为半导体裸片，并且可为任何形式的集成电路，例如应用处理器、逻辑电路、存储器、模拟电路、数字电路、混合信号、以及类似者。

在一些实施例中，相较于半导体结构102，半导体结构101具有较大的装置面积。然而，在其它实施例中，半导体结构101与半导体结构101具有相同的装置面积，以及半导体结构102、102设置具有横向移位(transversalshift)。图1所示的介电质1053可填充由半导体结构面积差或半导体结构对准偏移所造成的间隙。

在一些实施例中，半导体结构102与半导体结构101可包含不同裸片。例如，半导体结构102可包含较小的裸片面积并且具有小于约10纳米或7纳米的关键尺寸的组件，而半导体结构101可具有较大的裸片面积，具有或不具有有源区域。半导体结构101的关键尺寸可实质大于半导体结构102的关键尺寸。在一些实施例中，相较于半导体结构101中的裸片，半导体结构102中的裸片是较先进的逻辑芯片。

在金属化103上方，也可选择性形成其它组件，例如输入/输出(i/o)接点107、钝化层108、焊球109以及/或凸块下金属(underbumpmetallurgy，ubm)层。可通过任何合适的方法形成半导体封装100的各种组件，本揭露不再详细说明。再者，上述半导体封装100的一般组件与架构仅为一范例实施例，并且半导体封装100可包含任何数目的上述组件与其它组件的任何组合。

参阅图2，图2是根据本揭露的一些实施例说明半导体封装200的剖面示意图。在本揭露中，相同的组件符号是指相同或实质相同的组件，并且为了简洁，不再重复说明这些组件。在图2中，pd110是位于半导体结构102上方，以及另一贯穿硅通路105′电连接pd110与半导体结构102的有源区域。换句话说，贯穿硅通路105′耦合pd110、半导体结构102与半导体结构101。半导体结构101与102也以面对面方式堆栈，如前所述。

参阅图3，图3是根据本揭露的一些实施例说明半导体封装300的剖面示意图。在图3中，pd110是位于贯穿介电通路105上方，以及另一贯穿硅通路105′是电连接半导体结构102的有源区域与半导体结构101的接合介电质101a。换句话说，贯穿硅通路105′未耦合到pd110。然而，pd110仍电耦合半导体结构101的有源区域与半导体结构102。如图3所示，贯穿硅通路(throughsiliconvia，tsv)105′受到第二半导体结构102的衬底部分环绕。半导体结构102的接合介电质102a形成于背表面1022，经配置以混合接合到半导体结构101的接合介电质101a。半导体结构101与102以面对背方式堆栈，亦即半导体结构101的前表面1011接合到半导体结构102的背表面1022。

图4a到4i是根据本揭露的一些实施例说明制造半导体封装的方法顺序的剖面示意图。在图4a中，形成半导体结构101。半导体结构101包括衬底部分101′，例如具有一或多个有源装置形成于其中的半导体。裸片重布层(redistributionlayer，rdl)是位于衬底部分101′上，形成金属化部分101”的一部分(图4a仅绘示金属化部分101”的顶部金属)。金属化部分101”包括一或多个介电层，具有传导组件位于所述介电层中。金属化部分101”是形成于衬底部分101′的具有所述有源装置的所述侧上方，具有传导组件连接到衬底部分101′上的所述有源装置。在介电层403的开口中，形成连接到金属化部分101”的传导垫401。在一些实施例中，传导垫401为铝垫。

图4b与4c说明接合金属化101a的形成。在形成传导垫401之后，进行平坦化操作，以将半导体结构101的顶表面升级。例如，在图4b中，在传导垫401与介电层403上方，沉积接合介电质1013。在处理实施例中，接合介电质1013可包含氧化物或氮化物，例如氮化硅、氧化硅、氮氧化硅、或其它介电质，并且是通过cvd、pecvd或其它过程而形成。而后，通过例如研磨、cmp、蚀刻、或其它过程，缩小或平坦化介电质1013。例如，当介电质1013为例如氧化物或氮化物的绝缘膜时，使用干式蚀刻或cmp，以缩小或平坦化接合介电质1013的顶表面。在接合介电质1013中，形成接合金属化结构101b。在一些实施例中，使用镶嵌过程，形成接合金属化结构101b，其中蚀刻开口到接合介电质1013中，以传导材料填充所述开口，以及使用平坦化过程移除接合介电质1013上方过多的传导材料。在另一实施例中，沉积晶种层(未绘示)，使用具有多个开口于其中的屏蔽以定义接合金属化结构101b的图案，以及用传导材料填充所述屏蔽的开口(例如使用无电镀过程或类似者)。接着，移除所述屏蔽与所述晶种层的过多部分，以及在所得的接合金属化结构101b附近形成介电材料。介电材料可包括与接合介电质1013相同的材料，并且而后也称为接合介电质1013。在一些实施例中，接合金属化结构101b包含接合垫金属，其横向延伸于接合介电质1013与接合垫通路中，其垂直延伸于接合介电质1013中并且连接到所述接合垫金属。如图4c所示，半导体结构101的顶表面暴露接合金属化101b的一部分，例如接合垫金属与接合介电质1013的一部分。

图4d说明半导体结构101与半导体结构102的接合操作。使用例如混合接合过程，通过接合介电质1013、1023与接合金属化101b、102b，形成导体对导体接合以及介电质对介电质接合，而接合半导体结构101与半导体结构102。因此，在实施例封装中，用于接合裸片的焊料接头(solderjoint)需求减少，其降低制造缺陷与成本。在一些实施例中，半导体结构101与半导体结构102可实质相同。在混合接合过程中，例如半导体结构101的接合金属化101b的所述传导组件与例如半导体结构102的接合金属化102b的所述传导组件可被对准且接触。接合介电质1013、1023，分别例如半导体结构101与半导体结构102的ild/imd层，也可被接触。而后，可进行退火操作，以将传导与介电材料直接接合在一起。接合界面104是以虚线绘示作为说明的视觉导览。在一些实施例中，如图4d所示，相较于半导体结构101，半导体结构102具有较小的足迹(footprint)。在接合之后，半导体结构102通过第一部分p1接合到半导体结构101，因而在半导体结构101的第二部分p2上方产生空的间隙。

图4e说明间隙填充操作，以使接合的半导体结构101与半导体结构102齐平。介电质1053形成于半导体结构102附近，以及形成于接合介电1013与接合金属化101b上。在一些实施例中，介电质1053是沉积于衬底部分102′的背表面上方，而后进行平坦化操作。可使用cvd过程、ald过程、pvd过程、其它可应用的过程、或其组合，沉积介电质1053。

在一些实施例中，在半导体结构102附近形成介电质1053。介电质1053的材料(而后称为“介电材料”)沿着半导体结构102的侧壁延伸，并且由上而下俯视图式(未绘示)，介电材料可包围半导体结构102。介电材料可包括模塑料、聚合物材料、介电材料、其组合、或类似物。可基于半导体结构102的厚度，选择作为介电质1053的实际材料。例如，较薄的半导体结构102可使用介电材料被使用作为介电质1053，其可有利地提供改进的过程控制、较低的制造成本、以及缩小的热膨胀系数(coefficientofthermalexpansion，cte)错配，其有利地降低所得封装的翘曲。在另一范例中，可使用聚合物材料或甚至模塑料，用于较厚的半导体结构102，以提供改进的结构支撑。

在介电材料包括介电材料的实施例中，介电材料可为氧化物、氮化物、其组合、或类似物。在处理实施例中，氧化物或氮化物绝缘膜可包含氮化硅、氧化硅、氮氧化硅、或其它介电材料，并且是通过cvd、pecvd、或其它过程而形成。

在介电材料包括模塑料或聚合物的实施例中，可使用例如模型(未绘示)将介电材料成形或塑形，所述模型可具有边界或其它组件用于保留所施加的介电材料。此模型可用于压模裸片102a附近的介电材料，施力使得介电材料进入多个开口与凹槽中，消除介电材料中的气袋(airpocket)或类似者。接着，进行硬化过程，以固化介电材料。在处理实施例中，介电材料包括环氧化合物、树脂、可成形的聚合物，例如pbo、或其它可成形的材料。例如，介电材料为经由化学反应或通过干燥而硬化的环氧化合物或树脂。在另一实施例中，介电材料为紫外线(uv)硬化的聚合物。可使用其它合适的过程，例如转移成形、液体囊封物成形、以及类似者，以形成介电材料。

在形成介电质1053之后，通过例如研磨、化学机械抛光(chemical-mechanicalpolish，cmp)、蚀刻或其它过程，缩小或平坦化介电质1053。在一些实施例中，在平坦化之后，介电质1053延伸于半导体结构102上方，以及在其它的实施例中，介电质1053缩小，因而暴露半导体结构102。在一些实施例中，衬底部分102′在与介电质1053相同的过程中被薄化或缩小，造成裸片102背表面与模塑料表面实质共平面。对于衬底部分102′使用薄化过程，以缩小整体厚度成为所欲的厚度。在一些实施例中，所欲的厚度可小于约100微米或小于约10微米。在其它的实施例中，所欲的厚度可依装置设计而不同。薄化过程可包含对于半导体结构102的衬底部分102′施加机械研磨过程、化学机械抛光(cmp)、回蚀过程、或类似者。

图4f说明贯穿介电通路(tdv)沟渠105a形成。在图4e所述的平坦化与薄化操作之后，于介电质1053与薄化的衬底部分102′上方沉积介电材料层。如前所述，介电材料的厚度约为△h，其是tdv105与半导体结构102及其接合介电质102a总和的厚度差。

形成穿过介电质1053的通路开口105a，以暴露接合金属化101b。在一实施例中，蚀刻通路开口105a如下。在具有厚度约为△h的新沉积的介电层上方，形成第一屏蔽(未绘示)。在此实施例中，第一屏蔽形成于介电质1053上方，并且被图案化以形成多个开口。在一些实施例中，第一屏蔽为经沉积、曝光与显影的光阻。第一屏蔽中的多个开口在传导组件上方对准，所述传导组件例如接合介电质101a中的金属化101b。相邻但非位在半导体结构102上方的通路开口105a局部延伸穿过介电质1053。

图4g与图4h说明在半导体结构102与tdv105上方形成金属化结构103。在图4g中，通过例如电镀或类似方法，以传导材料填充通路开口105a，以形成通路tdv105。阻障层、晶种层与传导材料层依序形成在所述通路开口105a中，而后通过cmp或类似方法缩小以与tdv105的顶表面齐平，因而对准除了所述tdv105之外的半导体结构102上方的介电层的顶表面。在tdv105的顶表面上方，形成金属化结构103的第一层。如前所述，类似于接合介电质101a与接合金属化101b，金属化结构103还包含通过使用前述的任何合适的方法所形成的层间介电质(inter-layerdielectric，ild)与/或金属间介电质(inter-metaldielectric，imd)层，其含有传导组件(例如包括铜、铝、钨、其组合、以及类似物的传导线与通路)。

如图4g所述，在所述介电质中形成第一层的传导线。接着，以适当的对准与光刻操作，在所述第一层的传导在线方形成第一层的传导通路。在图4h中，形成第二层的传导线。接着，在此实施例中，所述第二层的传导线包括无源装置(pd)110，例如传感器或电容器。第二层的传导线的图案经设计具有线圈形状或重叠，其构成传感器或电容器经由tdv105而电耦合于至少第一半导体结构101。在一些实施例中，pd110进一步经由混合接合传导途径而耦合到第二半导体结构102。然而，pd110不限于形成于第二层的传导线中或第二层的传导线上方。在一些实施例中，pd110也可形成于第一层的传导线中，直接与所述tdv105交界。

图4i说明后续的外部终端形成。例如，受到钝化层108环绕的传导柱、接垫107与焊球108是形成于金属化结构103上方。

图5a与图5b是根据本揭露的一些实施例说明制造半导体封装200的方法的经选择的顺序的剖面示意图。半导体封装200的制造操作类似于图4a到4i所述的制造操作，差别在于一额外操作，在半导体结构102的衬底部分102′中形成贯穿硅通路105′(tsv)。在一些实施例中，通过制备对应的屏蔽开口，同时形成tsv沟渠105b与tdv沟渠105a，如图4f所示。在tdv105′与tsv105形成之后，在第二半导体结构102与tdv105上方，形成金属化结构103，金属化结构103包括无源装置(pd)于tsv105′上方。如图5b所示，在tdv105与tsv105′上方，形成后续的外部终端。

图6a到6c是根据本揭露的一些实施例说明制造半导体封装300的方法的经选择的顺序的剖面示意图。在图6a中，分别描述在接合操作之前的半导体结构101、102。在此实施例中，半导体结构102的背表面1022是面对半导体结构101的前表面1011。而后，在半导体结构102的背表面1022，形成接合金属化102a。在接合金属化102b与环绕接合金属化102b的接合介电质102a形成之前，在衬底部分102′中，预先形成贯穿硅通路(tsv)105′。tsv105′的一端对准接合金属化102b。在半导体结构102的前侧1021互连上方，进一步形成半导体结构101的接触层10c。

如图6b所示，在半导体结构102的接合介电质102a混合接合到图4e所示的半导体结构101的接合介电质101a与经填充的间隙之后，在接触层102c与介电质1053上方进一步沉积介电层，而后形成tdv沟渠105′。图6c说明后续的金属化结构103、pd110、以及外部终端形成，如前所述。

本揭露的一些实施例提供一种半导体封装。所述半导体封装包含第一半导体结构、位于所述第一半导体结构上方且环绕第一接合金属化结构的第一接合介电质、位于所述第一接合介电质上方的贯穿通路、以及电耦合到所述贯穿通路的无源装置。所述第一金属化结构是电耦合到所述贯穿通路。

本揭露的一些实施例提供一种多芯片半导体封装。所述多芯片半导体封装包含具有前侧的第一裸片、位于所述前侧的第一部分上方的第二裸片、位于所述前侧的第二部分上方且与所述第二裸片相邻的贯穿介电通路(tdv)、以及位于所述第二裸片与所述tdv结构上方的金属化结构。所述金属化结构包括无源装置。

本揭露的一些实施例提供制造半导体封装的方法。所述方法包含提供第一裸片、形成第一接合金属化于所述第一裸片上方、经由所述第一接合金属化而接合第二裸片与所述第一裸片，其中所述第二裸片局部覆盖所述第一裸片，因而在所述第一裸片的未覆盖部分上方形成间隙、以介电质填充所述第一裸片上方的所述间隙、在经填充的间隙中形成贯穿介电通路(tdv)、以及在所述第二裸片与所述tdv上方形成无源装置。

前述内容概述一些实施方式的特征，因而熟知此技艺的人士可更加理解本揭露的各方面。熟知此技艺的人士应理解可轻易使用本揭露作为基础，用于设计或修饰其它过程与结构而实现与本申请案所述的实施例具有相同目的与/或达到相同优点。熟知此技艺的人士也应理解此均等架构并不脱离本揭露揭示内容的精神与范围，并且熟知此技艺的人士可进行各种变化、取代与替换，而不脱离本揭露的精神与范围。

再者，本申请案的范围不受限于说明书中所述的过程、机器、制造、物质组合物、手段、方法与步骤的特定实施例。所述技艺中具有通常技术者可由本发明实施例的揭露理解根据本发明实施例，可使用实质进行与本发明实施例所述对应实施例相同的功能或达到实质相同的结果的现存或未来发展的过程、机器、制造、物质组合物、手段、方法、或步骤。据此，权利要求书包含处理过程、机器、制造、物质组合物、手段、方法或步骤。

符号说明

100半导体封装

101半导体结构

101′衬底部分

101”金属化部分

101a接合介电质

101b接合金属化

102半导体结构

102′衬底部分

102”金属化部分

102a接合介电质

102b接合金属化

102c接触层

103金属化结构

104接合界面

105贯穿介电通路

105′贯穿硅通路

105a通路开口

105btsv沟渠

107接垫

108钝化层

109焊球

110无源装置

200半导体封装

300半导体封装

401传导垫

403介电层

1011前表面

1012背表面

1013接合介电质

1021前侧

1022背表面

1023接合介电质

1053介电质