集成电路器件及制造这样的器件的方法与流程

本发明构思涉及集成电路器件以及制造这样的器件的方法，更具体地，涉及包括场效应晶体管的集成电路器件以及制造该集成电路器件的方法。

背景技术：

随着电子技术的不断发展，半导体器件正变得更高集成，并且包括在其中的各个电路元件的尺寸正被减小。因此，需要减小相邻晶体管之间的隔离区域的尺寸以有助于增大的集成度。

技术实现要素：

本发明构思提供一种集成电路器件，该集成电路器件具有允许相邻的晶体管之间的隔离区具有减小的面积并同时允许实现期望的性能的结构。

本发明构思还提供一种制造集成电路器件的方法，该方法能够利用简化的工艺提供用于使相邻的晶体管绝缘的隔离区。

根据本发明构思的一方面，提供一种集成电路器件，该集成电路器件包括：在基板上沿第一方向延伸的鳍型有源区；多个导电堆叠结构，沿着与第一方向相交的第二方向彼此平行地延伸；以及在鳍型有源区上的多个源/漏区，其中所述多个导电堆叠结构包括：栅极堆叠结构，包括第一导电金属氮化物层并具有第一有效功函数；以及隔离堆叠结构，与栅极堆叠结构相邻，包括第二导电金属氮化物层，并具有不同于第一有效功函数的第二有效功函数，第二导电金属氮化物层包括与第一导电金属氮化物层中包括的金属氮化物相同的金属氮化物并具有与第一导电金属氮化物层不同的厚度。

根据本发明构思的另一方面，提供一种集成电路器件，该集成电路器件包括：在基板上的有源区；在有源区中彼此间隔开的多个沟道区；在基板上的多个源/漏区；在有源区上的绝缘结构，该绝缘结构限定多个栅极空间；在栅极空间中的第一个中的第一栅极堆叠结构，第一栅极堆叠结构包括第一含金属的功函数层；以及隔离堆叠结构，在栅极空间中的与栅极空间中的第一个相邻的第二个中，该隔离堆叠结构具有与第一栅极堆叠结构不同的堆叠结构并被配置为电隔离有源区的一部分。

根据本发明构思的另一方面，提供一种集成电路器件，该集成电路器件包括：在基板上的有源区；在有源区中彼此间隔开的第一沟道区和第二沟道区；在第一沟道区上延伸的第一栅极堆叠结构；在第二沟道区上延伸的第二栅极堆叠结构；隔离堆叠结构，位于第一栅极堆叠结构和第二栅极堆叠结构之间，隔离堆叠结构具有与第一栅极堆叠结构和第二栅极堆叠结构不同的有效功函数，其中隔离堆叠结构被配置为在包括第一栅极堆叠结构的第一晶体管和包括第二栅极堆叠结构的第二晶体管的正常操作期间用作隔离区。

根据本发明构思的另一方面，提供一种制造集成电路器件的方法，该方法包括：在有源区上形成绝缘结构，该绝缘结构限定多个栅极空间；在栅极空间中的第一个中形成栅极堆叠结构，该栅极堆叠结构包括第一导电金属氮化物层并具有第一有效功函数；以及在栅极空间中的与栅极空间中的第一个相邻的第二个中形成隔离堆叠结构，该隔离堆叠结构包括第二导电金属氮化物层并具有不同于第一有效功函数的第二有效功函数，第二导电金属氮化物层包括与第一导电金属氮化物层中包括的金属氮化物相同的金属氮化物，并具有与第一导电金属氮化物层不同的厚度。

根据本发明构思，集成电路器件允许用于稳定绝缘的隔离区具有减小的面积，从而在小区域内表现出期望的性能。

此外，根据按照本发明构思的制造集成电路器件的方法，稳定的隔离区可以与形成晶体管的栅极的工艺同时提供，而不需要增加提供用于部分地绝缘有源区的隔离区的单独的麻烦工艺。因此，可以简化制造集成电路器件的工艺，并可以促进用于有效绝缘的隔离区的布置的设计。

附图说明

从以下结合附图的详细描述，本发明构思的实施方式将被更清楚地理解，附图中：

图1是示出根据本发明构思的实施方式的集成电路器件的主要配置的平面布局图；

图2是沿图1的线2-2'截取的截面图；

图3是分别沿着图1的线3a-3a'、3b-3b'和3c-3c'截取的一系列截面图；

图4至图14是示出根据本发明构思的各种各样的实施方式的集成电路器件的栅极堆叠结构和隔离堆叠结构的截面图；

图15a至图18b是示出根据本发明构思的实施方式的制造集成电路器件的方法的截面图，具体地，图15a、16a、17a和18a是沿着图1的线2-2'的一部分截取的截面图，图15b、16b、17b和18b是沿着图1的线3a-3a'和3b-3b'的相应部分截取的截面图；

图19a至图19c是示出根据本发明构思的另一些实施方式的制造集成电路器件的方法的截面图；

图20a和图20b是示出根据本发明构思的另一些实施方式的制造集成电路器件的方法的截面图；

图21是示出根据本发明构思的另一些实施方式的制造集成电路器件的方法的截面图；以及

图22是示出根据本发明构思的另一些实施方式的制造集成电路器件的方法的截面图。

具体实施方式

在下文，将参照附图描述本发明构思的某些实施方式。在整个说明书中，相同的部件将由相同的附图标记表示，并将省略其重复描述。

图1是示出根据本发明构思的某些实施方式的集成电路器件100的平面布局图。图2是沿着图1的线2-2'截取的截面图。图3是分别沿着图1的线3a-3a'、3b-3b'和3c-3c'截取的一系列截面图。

参照图1至图3，集成电路器件100包括：在第一方向(x方向)上延伸的鳍型有源区fa；在鳍型有源区fa中的多个沟道区ch，沟道区ch沿着第一方向彼此间隔开；以及多个源/漏区172，其中源/漏区172提供在每个沟道区ch的任一侧。绝缘间隔物162形成在鳍型有源区fa中的沟道区ch上并限定多个栅极空间gs1、gs2和gs3。栅极间电介质164覆盖源/漏区172。绝缘间隔物162和栅极间电介质164可以构成限定所述多个栅极空间gs1、gs2和gs3的绝缘结构。

栅极空间gs1、gs2和gs3可以在与第一方向相交的第二方向(y方向)上延伸。栅极空间gs1、gs2和gs3的数量可以等于沟道区ch的数量。第一栅极堆叠结构gla形成在第一栅极空间gs1中，并且隔离堆叠结构sl形成在与第一栅极空间gs1相邻的第二栅极空间gs2中。第二栅极堆叠结构glb形成在第三栅极空间gs3中。第三栅极空间gs3与第二栅极空间gs2相邻并与第一栅极空间gs1相反地定位。

绝缘盖层180形成在所述多个栅极空间gs1、gs2和gs3中，覆盖第一栅极堆叠结构gla和第二栅极堆叠结构glb的顶表面以及隔离堆叠结构sl的顶表面。

第一栅极堆叠结构gla和第二栅极堆叠结构glb可以具有相同的结构。隔离堆叠结构sl可以具有与第一栅极堆叠结构gla和第二栅极堆叠结构glb不同的堆叠结构。隔离堆叠结构sl可以使鳍型有源区fa的在隔离堆叠结构sl的相反两侧的部分彼此电隔离。鳍隔离区fs的宽度可以由隔离堆叠结构sl的宽度确定。

第一晶体管tr1和第二晶体管tr2可以分别形成在鳍型有源区fa与第一栅极堆叠结构gla和第二栅极堆叠结构glb相交的点处。

在一些实施方式中，基板110的在图1至图3中示出的区域可以是其中形成逻辑器件的逻辑区域，或可以是其中形成存储器件的存储区域。逻辑区域可以包括各种逻辑单元(包括多个电路元件，诸如晶体管、寄存器等)作为执行期望的逻辑功能的标准单元，诸如计数器、缓冲器等。存储区域可以包括例如sram、dram、mram、rram或pram区域。

在一个示例中，基板110的在图1至图3中示出的部分可以是nmos晶体管区域，n型沟道可以形成在沟道区ch中。在另一示例中，基板110的在图1至图3中示出的部分可以是pmos晶体管区域，p型沟道可以形成在沟道区ch中。在一些实施方式中，基板110的在图1至图3中示出的部分可以是被施加相对高的工作电压的高电压nmos或pmos晶体管区域。在另一些实施方式中，基板110的在图1至图3中示出的部分可以是被施加相对低的工作电压的低电压nmos或pmos晶体管区域。这里，高电压晶体管可以指的是具有1v或更高的工作电压的晶体管，低电压晶体管可以指的是具有小于1v的工作电压的晶体管。

如图1至图3所示，第一栅极堆叠结构gla和第二栅极堆叠结构glb以及它们之间的隔离堆叠结构sl可以以规则的节距(即，任何两个相邻的堆叠结构隔开相同的距离)布置并彼此平行地延伸。在一些实施方式中，第一栅极堆叠结构gla和第二栅极堆叠结构glb的每个在第一方向(x方向)上的宽度gw可以等于隔离堆叠结构sl的宽度sw。在一些实施方式中，第一栅极堆叠结构gla和第二栅极堆叠结构glb以及隔离堆叠结构sl的高度ha、hb和hc可以彼此相等。

尽管一个第一栅极堆叠结构gla和一个第二栅极堆叠结构glb被示出为分别布置在图1至图3中的隔离堆叠结构sl的相反两侧，但是本发明构思不限于此。在一些实施方式中，多个第一栅极堆叠结构gla或多个第二栅极堆叠结构glb可以在隔离堆叠结构sl的至少一侧布置在鳍型有源区fa上。在另一些实施方式中，多个隔离堆叠结构sl可以在鳍型有源区fa上沿着第二方向(y方向)彼此平行地延伸，并且至少一个第一栅极堆叠结构gla或至少一个第二栅极堆叠结构glb可以布置在所述多个隔离堆叠结构sl中的每两个之间。上述结构也可以在第一方向(x方向)、第二方向(y方向)和垂直于第一方向和第二方向的第三方向(z方向)中的任一方向上重复以形成更大的器件。

鳍型有源区fa在第三方向(z方向)上从基板110突出。第三方向(z方向)可以垂直于基板110的主平面110m。鳍型有源区fa包括具有被器件隔离层112覆盖的侧壁的基部区ba以及从基部区ba的相应部分向上(即，在z方向上)延伸的沟道区ch。沟道区ch可以在器件隔离层112的顶表面上向上延伸。

栅极堆叠结构gla和glb以及隔离堆叠结构sl中的每个具有沟道区ch中的与其相关联的相应一个。第一栅极堆叠结构gla包括覆盖鳍型有源区fa的与第一栅极堆叠结构gla相关联的沟道区ch的第一界面层142a。第一栅极绝缘层144a和第一导电堆叠结构152a堆叠在第一界面层142a上并覆盖鳍型有源区fa的与第一栅极堆叠结构gla相关联的沟道区ch的顶表面和两个侧壁。第二栅极堆叠结构glb包括覆盖鳍型有源区fa的与第二栅极堆叠结构glb相关联的沟道区ch的第二界面层142b以及第二栅极绝缘层144b和第二导电堆叠结构152b，第二栅极绝缘层144b和第二导电堆叠结构152b堆叠在第二界面层142b上并覆盖鳍型有源区fa的与第二栅极堆叠结构glb相关联的沟道区ch的顶表面和两个侧壁。

鳍隔离区fs中的隔离堆叠结构sl包括覆盖鳍型有源区fa的与隔离堆叠结构sl相关联的沟道区ch的第三界面层142c。第三栅极绝缘层144c和隔离导电堆叠结构154堆叠在第三界面层142c上并覆盖鳍型有源区fa的与隔离堆叠结构sl相关联的沟道区ch的顶表面和两个侧壁。

第一导电堆叠结构152a和第二导电堆叠结构152b可以构成具有允许相应的第一晶体管tr1和第二晶体管tr2正常操作的结构的正常栅极。第一栅极堆叠结构gla和第二栅极堆叠结构glb可以具有用于实现在相应的第一晶体管tr1和第二晶体管tr2的正常操作中使用的目标阈值电压的各自的有效功函数。第一栅极堆叠结构gla和第二栅极堆叠结构glb可以具有彼此相同的结构。

另一方面，鳍隔离区fs中的隔离堆叠结构sl可以具有与第一栅极堆叠结构gla和第二栅极堆叠结构glb的有效功函数不同的有效功函数。为了实现这点，隔离导电堆叠结构154可以具有与第一栅极堆叠结构gla和第二栅极堆叠结构glb的堆叠结构不同的堆叠结构。

在一个示例中，当第一晶体管tr1和第二晶体管tr2的每个是nmos晶体管并且第一栅极堆叠结构gla和第二栅极堆叠结构glb具有在约4.1ev至约4.5ev的范围内的有效功函数时，隔离堆叠结构sl可以具有约4.8ev或更大的有效功函数。在另一示例中，当第一晶体管tr1和第二晶体管tr2的每个是pmos晶体管并且第一栅极堆叠结构gla和第二栅极堆叠结构glb具有在约4.8ev至约5.2ev的范围内的有效功函数时，隔离堆叠结构sl可以具有约4.5ev或更小的有效功函数。因此，具有隔离堆叠结构sl作为栅极的晶体管可以构成具有比第一晶体管tr1和第二晶体管tr2的操作所需的阈值电压高的阈值电压的异常晶体管。因此，当第一晶体管tr1和第二晶体管tr2导通时，具有隔离堆叠结构sl作为栅极的异常晶体管不会导通，不能作为晶体管操作。

第一导电堆叠结构152a和第二导电堆叠结构152b以及隔离导电堆叠结构154中的每个可以包括含金属的功函数层。然而，包括在第一栅极堆叠结构gla和第二栅极堆叠结构glb中的含金属的功函数层可以具有与包括在隔离堆叠结构sl中的含金属的功函数层不同的材料和/或厚度。此外，第一导电堆叠结构152a和第二导电堆叠结构152b以及隔离导电堆叠结构154中的每个可以包括填充含金属的功函数层之上的空间的含金属的间隙填充层。含金属的功函数层可以包括从ti、w、ru、nb、mo、hf、ni、co、pt、yb、tb、dy、er和pd中选择的至少一种金属。在一些实施方式中，含金属的间隙填充层可以包括w层或al层。在一些实施方式中，第一导电堆叠结构152a和第二导电堆叠结构152b以及隔离导电堆叠结构154中的每个可以包括tialc/tin/w的堆叠结构、tin/tan/tialc/tin/w的堆叠结构或tin/tan/tin/tialc/tin/w的堆叠结构，但是本发明构思不限于此。

本发明构思的具有用于第一栅极堆叠结构gla和第二栅极堆叠结构glb以及隔离堆叠结构sl的各种设计的实施方式将在下面参照图4至图14被更详细地描述。

基板110可以包括诸如si或ge的元素半导体，或诸如sige、sic、gaas、inas或inp的化合物半导体。基板110可以包括导电区域，例如杂质掺杂的阱或杂质掺杂的结构。鳍型有源区fa可以通过蚀刻基板110的一部分而形成，并可以包括与基板110相同的材料。

器件隔离层112可以包括氧化物层、氮化物层或其组合。在一些实施方式中，器件隔离层112可以包括用于向沟道区ch施加应力的绝缘衬层(未示出)和覆盖绝缘衬层的间隙填充绝缘层(未示出)。应力通过绝缘衬层施加到沟道区ch，从而提高沟道区ch中的载流子迁移率。例如，当n型沟道形成在沟道区ch中时，用于施加张应力的绝缘衬层可以形成在鳍型有源区fa的侧壁上。当p型沟道形成在沟道区ch中时，用于施加压应力的绝缘衬层可以形成在鳍型有源区fa的侧壁上。用于施加张应力或压应力的绝缘衬层可以包括sin、sion、sibn、sic、sic:h、sicn、sicn:h、siocn、siocn:h、sioc、sio2、多晶硅或其组合。间隙填充绝缘层可以包括氧化物层。例如，间隙填充绝缘层可以包括氟硅酸盐玻璃(fsg)、未掺杂的硅酸盐玻璃(usg)、硼磷硅酸盐玻璃(bpsg)、磷硅酸盐玻璃(psg)、可流动的氧化物(fox)、等离子体增强的原硅酸四乙酯(pe-teos)或东燃硅氮烷(tonensilazene,tosz)，而不限于此。

第一至第三界面层142a、142b和142c可以包括具有约9或更小的介电常数的低k电介质材料层，例如硅氧化物层、硅氮氧化物层、ga氧化物层、ge氧化物层或其组合。在一些其它的实施方式中，第一至第三界面层142a、142b和142c可以包括硅酸盐、硅酸盐和硅氧化物层的组合、或硅酸盐和硅氮氧化物层的组合。在一些实施方式中，第一至第三界面层142a、142b和142c可以具有约至约的厚度，而不限于此。在一些实施方式中，第一至第三界面层142a、142b和142c中的每个可以具有相同的组成。在一些实施方式中，可以省略第一至第三界面层142a、142b和142c中的至少一个。

在一些实施方式中，第一至第三栅极绝缘层144a、144b和144c中的每个可以包括硅氧化物层、高k电介质层、或其组合。高k电介质层可以包括具有比硅氧化物层的介电常数大的介电常数的材料。例如，第一至第三栅极绝缘层144a、144b和144c可以具有约10至约25的介电常数。高k电介质层可以包括从铪氧化物、铪氮氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物、铌酸铅锌、及其组合选择的材料，而不限于此。第一至第三栅极绝缘层144a、144b和144c可以具有彼此相同的堆叠结构，或者可以具有彼此不同的堆叠结构。

源/漏区172可以形成在鳍型有源区fa上在第一栅极堆叠结构gla和第二栅极堆叠结构glb的两侧以及在隔离堆叠结构sl的两侧。源/漏区172可以包括在鳍型有源区fa的部分中的杂质离子注入区、在鳍型有源区fa中的多个凹陷区r1上外延生长的半导体外延图案、或其组合。源/漏区172的每个可以包括例如外延生长的si层、外延生长的sic层或多个外延生长的sige层。当第一晶体管tr1和第二晶体管tr2是nmos晶体管时，源/漏区172可以包括外延生长的si层或外延生长的sic层，并可以包括n型杂质。当第一晶体管tr1和第二晶体管tr2是pmos晶体管时，源/漏区172可以包括外延生长的sige层，并可以包括p型杂质。

绝缘间隔物162可以包括硅氮化物层、siocn层、sicn层、或其组合。栅极间电介质164可以包括硅氧化物层。绝缘盖层180可以包括硅氮化物层、siocn层、sicn层、或其组合。

图4至图14是示出根据本发明构思的某些实施方式的集成电路器件100a、100b、100c、100d、100e、100f、100g、100h、100i、100j和100k的示范性结构的截面图，这些实施方式具有用于图1-3的集成电路器件100的栅极堆叠结构gla和glb以及隔离堆叠结构sl的各种设计。在图4至图14中，与图1至图3中相同的附图标记表示相同的结构，并将省略其描述。

将主要参照图4至图14来描述栅极堆叠结构gl1、gl2和gl3(其每个构成第一晶体管tr1)以及隔离堆叠结构sl1、sl2、sl3、sl4、sl5、sl6、sl7、sl8和sl9(其每个构成鳍隔离区fs)。为了方便起见，图4至图14仅示出根据本发明构思的实施方式的集成电路器件的第一晶体管tr1和隔离堆叠结构sl的设计。将理解，图4至图14所示的每个集成电路器件还可以包括图1至图3所示的第二晶体管tr2，第二晶体管tr2可以具有与图4至图14所示的实施方式的每个中的第一晶体管tr1基本上相同的配置。

参照图4，在集成电路器件100a中，第一晶体管tr1的栅极堆叠结构gl1包括导电堆叠结构210a。导电堆叠结构210a包括覆盖第一栅极绝缘层144a的第一含金属的功函数层212a。构成鳍隔离区fs的隔离堆叠结构sl1包括导电堆叠结构210b。导电堆叠结构210b包括覆盖第三栅极绝缘层144c的第二含金属的功函数层212b。第二含金属的功函数层212b可以包括与第一含金属的功函数层212a相同的材料。第一含金属的功函数层212a和第二含金属的功函数层212b可以具有彼此不同的厚度。

当每个源/漏区172包括n型杂质并且第一晶体管tr1是nmos晶体管时，第二含金属的功函数层212b的厚度可以大于第一含金属的功函数层212a的厚度。

在一些实施方式中，第一含金属的功函数层212a和第二含金属的功函数层212b可以是包括金属氮化物的含金属的pmos功函数调节层。例如，第一含金属的功函数层212a和第二含金属的功函数层212b可以包括tin、tan或其组合。

栅极堆叠结构gl1还可以包括第三含金属的功函数层216a和第一含金属的间隙填充层218a，它们按这个描述的次序覆盖第一含金属的功函数层212a。隔离堆叠结构sl1还可以包括第四含金属的功函数层216b和第二含金属的间隙填充层218b，它们按这个描述的次序覆盖第二含金属的功函数层212b。

第三含金属的功函数层216a和第四含金属的功函数层216b可以包括彼此相同的材料，并可以具有彼此相同的厚度。第三含金属的功函数层216a和第四含金属的功函数层216b可以是含金属的nmos功函数调节层。例如，第三含金属的功函数层216a和第四含金属的功函数层216b可以包括tialc、tialn或其组合。

第一含金属的间隙填充层218a可以填充在栅极空间gs1中在第三含金属的功函数层216a之上剩余的空间。第二含金属的间隙填充层218b可以填充在栅极空间gs2中在第四含金属的功函数层216b之上剩余的空间。在具有相同宽度和高度的栅极空间gs1和gs2中，包括在隔离堆叠结构sl1中的第二含金属的功函数层212b的厚度大于包括在栅极堆叠结构gl1中的第一含金属的功函数层212a的厚度，因此第二含金属的间隙填充层218b的厚度可以小于第一含金属的间隙填充层218a的厚度。第一含金属的间隙填充层218a和第二含金属的间隙填充层218b可以包括例如w、al或其组合。

在图4所示的集成电路器件100a中，栅极堆叠结构gl1可以具有特定的有效功函数使得第一晶体管tr1将具有例如nmos晶体管的正常操作所需的目标阈值电压，例如从约4.1ev至约4.5ev的范围选择的有效功函数。包括隔离堆叠结构sl1的晶体管可以具有比nmos晶体管的正常操作所需的目标阈值电压高的阈值电压，为此，隔离堆叠结构sl1可以具有比栅极堆叠结构gl1的有效功函数高的有效功函数。例如，隔离堆叠结构sl1可以具有约4.8ev或更大的有效功函数，而不限于此。由于隔离堆叠结构sl1具有比栅极堆叠结构gl1高的有效功函数，所以当第一晶体管tr1作为nmos晶体管正常地运行时，包括隔离堆叠结构sl1的晶体管不运行，而是可以用作鳍型有源区fa中的隔离区。

参照图5，集成电路器件100b具有与图4所示的集成电路器件100a大部分相同的结构。然而，在集成电路器件100b中，与图4所示的隔离堆叠结构sl1不同，隔离堆叠结构sl2还可以包括在第三栅极绝缘层144c和第二含金属的功函数层212b之间的含la层222。含la层222可以包括la2o3层，而不限于此。

在集成电路器件100b中，包括隔离堆叠结构sl2的晶体管包括含la层222，因此可以具有比包括图4所示的隔离堆叠结构sl1的晶体管高的阈值电压。因此，当第一晶体管tr1作为nmos晶体管正常地运行时，包括隔离堆叠结构sl2的晶体管不运行，而是可以用作鳍型有源区fa中的隔离区。

在图6的集成电路器件100c中，构成第一晶体管tr1的栅极堆叠结构gl2包括导电堆叠结构310a。导电堆叠结构310a包括覆盖第一栅极绝缘层144a的第一含金属的功函数层312a。构成鳍隔离区fs的隔离堆叠结构sl3包括导电堆叠结构310b。导电堆叠结构310b包括覆盖第三栅极绝缘层144c的第二含金属的功函数层312b。第二含金属的功函数层312b包括与第一含金属的功函数层312a相同的材料，并具有比第一含金属的功函数层312a的厚度小的厚度。这里，每个源/漏区172可以包括p型杂质，并且第一晶体管tr1可以是pmos晶体管。

在一些实施方式中，第一含金属的功函数层312a和第二含金属的功函数层312b可以是包括金属氮化物的含金属的pmos功函数调节层。例如，第一含金属的功函数层312a和第二含金属的功函数层312b可以包括tin、tan或其组合。

栅极堆叠结构gl2还可以包括第三含金属的功函数层316a和第一含金属的间隙填充层318a，它们按这个描述的次序覆盖第一含金属的功函数层312a。隔离堆叠结构sl3还可以包括第四含金属的功函数层316b和第二含金属的间隙填充层318b，它们按这个描述的次序覆盖第二含金属的功函数层312b。第三含金属的功函数层316a和第四含金属的功函数层316b可以分别具有与以上参照图4所述的第三含金属的功函数层216a和第四含金属的功函数层216b大部分相同的构造。第一含金属的间隙填充层318a可以填充栅极空间gs1中在第三含金属的功函数层316a之上剩余的空间。第二含金属的间隙填充层318b可以填充栅极空间gs2中在第四含金属的功函数层316b之上剩余的空间。在具有相同宽度和高度的栅极空间gs1和gs2中，包括在栅极堆叠结构gl2中的第一含金属的功函数层312a的厚度大于包括在隔离堆叠结构sl3中的第二含金属的功函数层312b的厚度，因此第一含金属的间隙填充层318a的厚度可以小于第二含金属的间隙填充层318b的厚度。第一含金属的间隙填充层318a和第二含金属的间隙填充层318b的细节与以上参照图4描述的第一含金属的间隙填充层218a和第二含金属的间隙填充层218b的细节大部分相同。

在集成电路器件100c中，栅极堆叠结构gl2可以具有用于第一晶体管tr1的特定有效功函数以具有pmos晶体管的正常操作所需的目标阈值电压，例如从约4.8ev至约5.2ev的范围选择的有效功函数。另一方面，包括隔离堆叠结构sl3的晶体管可以具有比pmos晶体管的正常操作所需的目标阈值电压高的阈值电压。为了实现这点，构成鳍隔离区fs的隔离堆叠结构sl3可以具有比栅极堆叠结构gl2的有效功函数低的有效功函数。例如，隔离堆叠结构sl3可以具有约4.5ev或更小的有效功函数，而不限于此。由于隔离堆叠结构sl3具有比栅极堆叠结构gl2低的有效功函数，所以当第一晶体管tr1作为pmos晶体管正常运行时，包括隔离堆叠结构sl3的晶体管不运行，而是可以用作鳍型有源区fa中的隔离区。

参照图7，集成电路器件100d具有与图6所示的集成电路器件100c大部分相同的配置。然而，在图7所示的集成电路器件100d中，隔离堆叠结构sl4具有导电堆叠结构310c。与图6所示的隔离堆叠结构sl3的导电堆叠结构310b不同，导电堆叠结构310c可以不包括含金属的pmos功函数调节层。因此，第四含金属的功函数层316b可以直接形成在第三栅极绝缘层144c上。

由于在集成电路器件100d中，隔离堆叠结构sl4不包括含金属的pmos功函数调节层，所以在鳍隔离区fs中包括隔离堆叠结构sl4的晶体管可以具有比包括图6所示的隔离堆叠结构sl3的晶体管高的阈值电压。

参照图8，集成电路器件100e具有与图4所示的集成电路器件100a大部分相同的结构。然而，图8所示的集成电路器件100e具有栅极堆叠结构gl3。栅极堆叠结构gl3的导电堆叠结构210c不包括含金属的pmos功函数调节层。因此，第三含金属的功函数层216a可以直接形成在第一栅极绝缘层144a上。

在集成电路器件100e中，由于栅极堆叠结构gl3不包括含金属的pmos功函数调节层，所以图8所示的集成电路器件100e的第一晶体管tr1可以以比图4所示的集成电路器件100a的第一晶体管tr1低的阈值电压运行。包括鳍隔离区fs中的隔离堆叠结构sl1的晶体管具有比用于集成电路器件100e的第一晶体管tr1的正常操作的目标阈值电压高的阈值电压，因此当第一晶体管tr1作为低电压nmos晶体管正常运行时，包括隔离堆叠结构sl1的晶体管不运行，而是可以用作鳍型有源区fa的隔离区。

在一些实施方式中，第三含金属的功函数层216a和第四含金属的功函数层216b可以包括tialc、tialn或其它含al的金属氮化物、或其组合，并可以具有彼此不同的al含量。为了进一步增大在鳍隔离区fs中包括隔离堆叠结构sl1的晶体管的阈值电压与作为nmos晶体管正常运行的第一晶体管tr1的目标阈值电压之间的差异，第四含金属的功函数层216b的al含量可以低于第三含金属的功函数层216a中的al含量。例如，第三含金属的功函数层216a中的al含量可以在从约12％原子百分比至约15％原子百分比的范围，而第四含金属的功函数层216b中的al含量可以为约10％原子百分比或更小，而不限于此。

参照图9，集成电路器件100f具有与图8所示的集成电路器件100e大部分相同的结构。然而，与图8所示的集成电路器件100e的隔离堆叠结构sl1不同，图9所示的集成电路器件100f的隔离堆叠结构sl2还包括在第三栅极绝缘层144c和第二含金属的功函数层212b之间的含la层222。

集成电路器件100f包括具有含la层222的隔离堆叠结构sl2，因此包括鳍隔离区fs中的隔离堆叠结构sl2的晶体管可以具有比包括图8所示的隔离堆叠结构sl1的晶体管高的阈值电压。

参照图10，集成电路器件100g具有与图6所示的集成电路器件100c大部分相同的结构。然而，图10所示的集成电路器件100g包括隔离堆叠结构sl5。隔离堆叠结构sl5的导电堆叠结构410b包括具有比第三含金属的功函数层316a高的al含量的第四含金属的功函数层416b，代替图6所示的第四含金属的功函数层316b。这种设计进一步增大在鳍隔离区fs中包括隔离堆叠结构sl5的晶体管的阈值电压与用于使第一晶体管tr1作为pmos晶体管正常运行的目标阈值电压之间的差异。例如，第三含金属的功函数层316a中的al含量可以在从约12％原子百分比至约15％原子百分比的范围，第四含金属的功函数层416b中的al含量可以为约20％原子百分比或更多，而不限于此。

隔离堆叠结构sl5包括具有比第三含金属的功函数层316a高的al含量的第四含金属的功函数层416b，因此包括隔离堆叠结构sl5的晶体管可以具有比第一晶体管tr1作为pmos晶体管正常运行所需的目标阈值电压高的阈值电压。因此，当第一晶体管tr1作为pmos晶体管正常地运行时，包括隔离堆叠结构sl5的晶体管不运行，而是可以用作鳍型有源区fa中的隔离区。

参照图11，集成电路器件100h具有与图7所示的集成电路器件100d大部分相同的结构。然而，图11所示的集成电路器件100h包括隔离堆叠结构sl6。隔离堆叠结构sl6的导电堆叠结构410c包括具有比第三含金属的功函数层316a高的al含量的第四含金属的功函数层416b，代替图7所示的第四含金属的功函数层316b。因此，当第一晶体管tr1作为pmos晶体管正常地运行时，包括隔离堆叠结构sl6的晶体管不运行，而是可以用作鳍型有源区fa中的隔离区。

参照图12，集成电路器件100i具有与图4所示的集成电路器件100a大部分相同的构造。然而，在图12所示的集成电路器件100i中，鳍隔离区fs中的隔离堆叠结构sl7的第三界面层142c的厚度t2可以大于栅极堆叠结构gl1的第一界面层142a的厚度t1。

由于隔离堆叠结构sl7的第三界面层142c的厚度t2大于作为nmos晶体管运行的第一晶体管tr1的第一界面层142a的厚度t1，所以包括隔离堆叠结构sl7的晶体管的阈值电压可以高于第一晶体管tr1的阈值电压。

参照图13，集成电路器件100j具有与图4所示的集成电路器件100a大部分相同的结构。然而，在图13所示的集成电路器件100j中，鳍隔离区fs中的隔离堆叠结构sl8还包括在第三界面层142c和第三栅极绝缘层144c之间的含氟层250。

由于隔离堆叠结构sl8包括含氟层250，所以包括隔离堆叠结构sl8的晶体管的阈值电压可以比作为nmos晶体管运行的第一晶体管tr1的阈值电压高。

参照图14，集成电路器件100k具有与图4所示的集成电路器件100a大部分相同的结构。然而，图14所示的集成电路器件100k包括掺杂有si原子的第二含金属的功函数层512b，代替图4所示的第二含金属的功函数层212b。

更详细地，在集成电路器件100k中，尽管栅极堆叠结构gl1的第一含金属的功函数层212a和隔离堆叠结构sl9的第二含金属的功函数层512b包括相同的导电金属氮化物，但是第二含金属的功函数层512b选择性地掺杂有si原子，而第一含金属的功函数层212a没有用si原子掺杂，因此没有si原子。例如，第一含金属的功函数层212a可以包括tin或tan，第二含金属的功函数层512b可以包括tinsi或tansi。此外，第二含金属的功函数层512b可以具有比第一含金属的功函数层212a大的厚度。

由于隔离堆叠结构sl9包括掺杂有si原子的第二含金属的功函数层512b，所以包括隔离堆叠结构sl9的晶体管的阈值电压可以比作为nmos晶体管运行的第一晶体管tr1的阈值电压高。

在下文，将详细描述根据本发明构思的某些实施方式的制造集成电路器件的方法。

图15a至图18b是示出根据本发明构思的某些实施方式的制造集成电路器件的方法的顺序的工艺的截面图。具体地，图15a、16a、17a和18a是示出集成电路器件的部分区域的截面图，其对应于沿着图1的线2-2'截取的横截面的一部分，图15b、16b、17b和18b是示出集成电路器件的部分区域的截面图，其对应于沿线3a-3a'和3b-3b'截取的横截面。将参照图15a至18b描述制造图1至图3所示的集成电路器件100的方法。

参照图15a和15b，基板110的一些区域被蚀刻，从而形成鳍型有源区fa，鳍型有源区fa从基板110的主平面110m向上(z方向)突出并在一个方向(x方向)上延伸。

基板110可以具有金属氧化物半导体(mos)区域。例如，基板110可以具有pmos区域或nmos区域。例如，图15a和15b所示的基板110的一部分可以是用于形成一种导电类型的晶体管(即，pmos晶体管或nmos晶体管)的区域。

绝缘层形成在基板110上并覆盖鳍型有源区fa。对绝缘层执行回蚀刻工艺以形成器件隔离层112。鳍型有源区fa可以从器件隔离层112的顶表面向上突出。为了形成器件隔离层112，可以使用等离子体增强化学气相沉积(pecvd)、高密度等离子体cvd(hdpcvd)、电感耦合等离子体cvd(icpcvd)、电容耦合等离子体cvd(ccpcvd)、可流动的化学气相沉积、或旋涂工艺。

参照图16a和16b，多个虚设栅极结构dgs形成在鳍型有源区fa上。虚设栅极结构dgs在第二方向(y方向)上延伸以与鳍型有源区fa交叉。

每个虚设栅极结构dgs可以包括按以下描述的顺序堆叠在鳍型有源区fa上的虚设栅极绝缘层d614、虚设栅极线d616和虚设栅极盖层d618。在一些实施方式中，虚设栅极绝缘层d614可以包括硅氧化物。虚设栅极线d616可以包括多晶硅。虚设栅极盖层d618可以包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。

接下来，绝缘间隔物162形成在每个虚设栅极结构dgs的两个侧壁上。为了形成绝缘间隔物162，可以使用原子层沉积(ald)或cvd工艺。

接下来，多个凹陷区r1通过蚀刻鳍型有源区fa的在虚设栅极结构dgs的两侧暴露的部分而形成。多个源/漏区172通过外延生长工艺在凹陷区r1中形成半导体层来形成。源/漏区172可以具有处于比鳍型有源区fa的顶表面高的水平处的顶表面，而不限于此。源/漏区172的沿着y-z平面截取的横截面形状可以是圆形、椭圆形或多边形诸如四边形、五边形或六边形。

接下来，形成覆盖源/漏区172的栅极间电介质164。

在一些实施方式中，为了形成栅极间电介质164，绝缘层可以形成至足够的厚度以覆盖源/漏区172、虚设栅极结构dgs和绝缘间隔物162。接下来，包括绝缘层的所得结构可以被平坦化，使得虚拟栅极盖层d618的顶表面暴露，从而形成具有平坦化的顶表面的栅极间电介质164。

参照图17a和17b，从图16a和16b的结构去除虚设栅极结构dgs，从而形成多个栅极空间gs1和gs2。绝缘间隔物162、鳍型有源区fa和器件隔离层112可以通过栅极空间gs1和gs2暴露。

为了去除虚设栅极结构dgs，可以使用湿蚀刻工艺。为了进行湿蚀刻工艺，可以使用包括硝酸(hno3)、稀释的氢氟酸(dhf)、nh4oh、四甲基氢氧化铵(tmah)、氢氧化钾(koh)或其组合的蚀刻溶液，而不限于此。

参照图18a和18b，形成第一界面层142a和第三界面层142c、第一栅极绝缘层144a和第三栅极绝缘层144c、第一导电堆叠结构152a和隔离导电堆叠结构154以填充栅极空间gs1和gs2，从而形成分别填充栅极空间gs1和gs2的第一栅极堆叠结构gla和隔离堆叠结构sl。

为了形成第一界面层142a和第三界面层142c，鳍型有源区fa的被所述多个栅极空间gs1和gs2暴露的部分可以被氧化。第一界面层142a和第三界面层142c可以通过这样的氧化工艺同时形成。第一栅极绝缘层144a和第三栅极绝缘层144c、第一导电堆叠结构152a和隔离导电堆叠结构154可以形成为在填充栅极空间gs1和gs2的同时覆盖栅极间电介质164的顶表面。第一栅极绝缘层144a和第三栅极绝缘层144c可以通过ald、cvd或物理气相沉积(pvd)工艺同时形成。第一导电堆叠结构152a和隔离导电堆叠结构154中的每个可以通过ald、cvd、pvd、金属有机ald(moald)或金属有机cvd(mocvd)工艺形成。接下来，去除第一栅极绝缘层144a和第三栅极绝缘层144c、第一导电堆叠结构152a和隔离导电堆叠结构154的不需要的部分，使得栅极空间gs1和gs2的上部分被清空并且栅极间电介质164的顶表面暴露。绝缘盖层180可以形成在栅极空间gs1和gs2的上部分中，并可以覆盖第一栅极堆叠结构gla和隔离堆叠结构sl。

第一栅极堆叠结构gla可以具有以上参照图4到图14描述的栅极堆叠结构gl1、gl2和gl3以及在不脱离本发明构思的精神和范围的情况下由其修改和变化的栅极堆叠结构中的一种。换句话说，尽管图18a-18b中的栅极堆叠结构被示出为包括第一界面层142a、第一栅极绝缘层144a和第一导电堆叠结构152a，但是将理解，第一栅极堆叠结构gla可以形成为具有以上描述的栅极堆叠结构gl1、gl2和gl3中的任一个。同样地，隔离堆叠结构sl可以具有参照图4至图14描述的隔离堆叠结构sl1、sl2、sl3、sl4、sl5、sl6、sl7、sl8和sl9以及在没有脱离本发明构思的精神和范围的情况下从其修改和变化的隔离堆叠结构中的任一种。

尽管已经参照图15a至18b描述了制造图1至图3所示的集成电路器件100的方法，但是图4至图14所示的集成电路器件100a至100k和具有从其修改和变化的各种结构的集成电路器件可以通过本发明构思的各种修改和变化来制造，而没有脱离本发明构思的精神和范围。

图19a至19c是示出制造图4所示的集成电路器件100a的方法的顺序工艺的示意截面图。在图19a至19c中，与图1至图4中相同的附图标记表示相同的构件，并将省略其描述。

参照图19a，栅极空间gs1和gs2使用与参照图17a和17b描述的相同的方法形成，随后在栅极空间gs1和gs2中形成第一界面层142a和第三界面层142c以及第一栅极绝缘层144a和第三栅极绝缘层144c。接下来，第一导电层712形成在第一栅极绝缘层144a和第三栅极绝缘层144c上。第一导电层712的形成在第一栅极绝缘层144a上的部分可以与第一导电层712的形成在第三栅极绝缘层144c上的部分具有相同的厚度。第一导电层712的形成在栅极空间gs1内的部分可以是第一含金属的功函数层212a。

参照图19b，当栅极空间gs1及其周围区域被掩模图案m1覆盖时，第二导电层714形成在将成为鳍隔离区fs的栅极空间gs2中的第一导电层712上并覆盖第一导电层712，从而形成包括第一导电层712和第二导电层714的第二含金属的功函数层212b。在一些实施方式中，第一导电层712和第二导电层714可以包括相同的材料。

参照图19c，去除掩模图案m1，然后第三含金属的功函数层216a和第四含金属的功函数层216b分别在第一含金属的功函数层212a和第二含金属的功函数层212b上形成为具有相同的厚度。接下来，可以形成第一含金属的间隙填充层218a和第二含金属的间隙填充层218b以分别填充栅极空间gs1和gs2中剩余的空间。

接下来，以与参照图18a和18b描述的方法类似的方法，第一和第三栅极绝缘层144a和144c、第一和第二含金属的功函数层212a和212b、第三和第四含金属的功函数层216a和216b以及第一和第二含金属的间隙填充层218a和218b的不需要的部分被去除，从而形成分别填充栅极空间gs1和栅极空间gs2的栅极堆叠结构gl1和隔离堆叠结构sl1(见图4)。

为了制造图5所示的集成电路器件100b，可以使用与参照图19a至19c描述的方法类似的方法。然而，在参照图19a描述的工艺中，在形成第一和第三栅极绝缘层144a和144c之后，在沉积第一导电层712之前，含la层222可以仅选择性形成在栅极空间gs2及其周围区域中。接着，第一导电层712形成在含la层222上，然后执行图19a至19c的工艺。

为了制造图6所示的集成电路器件100c，可以使用与参照图19a至19c描述的方法类似的方法。然而，栅极空间gs2中的第二含金属的功函数层312b可以具有比栅极空间gs1中的第一含金属的功函数层312a小的厚度。

为了制造图7所示的集成电路器件100d，可以使用与参照图19a至19c描述的方法类似的方法。然而，在第一和第三界面层142a和142c以及第一和第三栅极绝缘层144a和144c如参照图19a所述地形成在栅极空间gs1和gs2中之后，第一含金属的功函数层312a可以仅形成在栅极空间gs1中，而不形成在栅极空间gs2中。接下来，覆盖栅极空间gs1中的第一含金属的功函数层312a的第三含金属的功函数层316a和覆盖栅极空间gs2中的第三栅极绝缘层144c的第四含金属的功函数层316b可以被同时形成，然后可以同时形成第一含金属的间隙填充层318a和第二含金属的间隙填充层318b，它们分别覆盖第三含金属的功函数层316a和第四含金属的功函数层316b。

为了制造图8所示的集成电路器件100e，可以使用与参照图19a至19c描述的工艺和图7所示的集成电路器件100d的制造工艺类似的工艺。也就是，第三含金属的功函数层216a可以直接形成在第一栅极绝缘层144a上，而不在栅极空间gs1中的第一栅极绝缘层144a上形成第一含金属的功函数层212a。

此外，集成电路器件100e(其在图9中示出并包括具有含la层222的隔离堆叠结构sl2)可以通过使用与图8所示的集成电路器件100e的制造工艺和图5所示的集成电路器件100b的制造工艺类似的工艺来制造。

为了制造图10所示的集成电路器件100g，可以参照对图6所示的集成电路器件100c的制造方法的描述。为了制造图11所示的集成电路器件100h，可以参照对图7所示的集成电路器件100d的制造方法的描述。为了制造集成电路器件100g和100h，第三含金属的功函数层316a和具有比第三含金属的功函数层316a高的al含量的第四含金属的功函数层416b可以通过分开的工艺顺序地形成。例如，第三含金属的功函数层316a和第四含金属的功函数层416b的每个可以通过ald或cvd工艺形成，并且在形成第四含金属的功函数层416b的工艺中供应的al源的流速可以被控制为大于在形成第三含金属的功函数层316a的工艺中供应的al源的流速。第三含金属的功函数层316a和具有更高的al含量的第四含金属的功函数层416b可以以任何顺序形成。

为了制造图12所示的集成电路器件100i，可以使用将在下面参照图20a和20b描述的氧离子注入工艺。

图20a和20b是示出制造图12所示的集成电路器件100i的方法的顺序的工艺的示意性截面图。在图20a和20b中，与图1至19c中相同的附图标记表示相同的构件，并将省略其描述。

参照图20a，以与参照图17a和17b描述的相同方法，形成栅极空间gs1和gs2，随后分别在栅极空间gs1和gs2中形成第一界面层142a和第三界面层142c以及第一栅极绝缘层144a和第三栅极绝缘层144c。

参照图20b，当栅极空间gs1及其周围区域被掩模图案m2覆盖时，氧离子802被注入到将成为鳍隔离区fs的栅极空间gs2中。

在一些实施方式中，为了将氧离子802注入到栅极空间gs2中，可以在覆盖栅极空间gs2的内壁的第三栅极绝缘层144c暴露到氧等离子体气氛的同时执行退火工艺。通过栅极空间gs2注入的氧离子802可以穿过第三栅极绝缘层144c扩散并被收集在第三栅极绝缘层144c和第三界面层142c之间的界面处。在此界面处被收集的氧离子802可以有助于通过退火工艺氧化第三界面层142c的一部分，并且第三界面层142c的厚度可以通过氧化增大。结果，第三界面层142c的厚度t2可以大于第一界面层142a的厚度t1。

接下来，从图20b所示的结构去除掩模图案m2，并且使用与参照图19a至19c描述的方法类似的方法，具有不同厚度的第一和第二含金属的功函数层212a和212b、具有相同厚度的第三和第四含金属的功函数层216a和216b、以及第一和第二含金属的间隙填充层218a和218b按这种描述的顺序形成在第一和第三栅极绝缘层144a和144c上，从而形成分别填充栅极空间gs1和gs2的栅极堆叠结构gl1和隔离堆叠结构sl7(见图12)。

为了制造图13所示的集成电路器件100j，可以使用氟离子注入工艺。

更详细地参照图21，类似于参照图20a描述的方法，第一和第三界面层142a和142c以及第一和第三栅极绝缘层144a和144c可以形成在栅极空间gs1和gs2中，随后在栅极空间gs1及其周围区域被掩模图案m3覆盖的同时将氟离子804注入到将成为鳍隔离区fs的栅极空间gs2中。

在一些实施方式中，为了将氟离子804注入到栅极空间gs2中，可以在覆盖栅极空间gs2的内壁的第三栅极绝缘层144c暴露到含氟气体气氛时执行等离子体处理或热处理。含氟气体可以包括例如sf6。

通过栅极空间gs2注入的氟离子804可以穿过第三栅极绝缘层144c扩散并被收集在第三栅极绝缘层144c和第三界面层142c之间的界面处，结果，含氟层250可以形成在第三栅极绝缘层144c和第三界面层142c之间。

接下来，去除掩模图案m3，并且以与参照图19a至19c描述的方法类似的方法，具有不同厚度的第一和第二含金属的功函数层212a和212b、具有相同厚度的第三和第四含金属的功函数层216a和216b、以及第一和第二含金属的间隙填充层218a和218b按照这种描述的顺序形成在第一和第三栅极绝缘层144a和144c上，从而形成分别填充栅极空间gs1和gs2的栅极堆叠结构gl1和隔离堆叠结构sl8(见图13)。

在用于制造图14所示的集成电路器件100k的示例中，可以使用硅烷(sih4)浸渍工艺。

更详细地参照图22，以与参照图19a和19b描述的相同方法，第一和第三界面层142a和142c、第一和第三栅极绝缘层144a和144c以及第一和第二含金属的功函数层212a和212b形成在栅极空间gs1和gs2中。然后，栅极空间gs1和其周围区域中的第一含金属的功函数层212a被掩模图案m1覆盖，并且将成为鳍隔离区fs的栅极空间gs2中的第二含金属的功函数层212b被暴露。被暴露的第二含金属的功函数层212b(见图19b)可以用硅烷912处理。对于用硅烷912的处理，硅烷912可以以约500sccm至约1000sccm的流速被供应到第二含金属的功函数层212b的暴露表面达约10秒至约1分钟。

作为硅烷处理的结果，si原子被引入到第二含金属的功函数层212b中，以由第二含金属的功函数层212b形成掺杂有si原子的第二含金属的功函数层512b。

接下来，可以去除掩模图案m1，并且第三和第四含金属的功函数层216a和216b以及第一和第二含金属的间隙填充层218a和218b(它们覆盖相应的栅极空间gs1和gs2中的第一含金属的功函数层212a和第二含金属的功函数层512b)可以按这种描述的顺序形成，从而形成分别填充栅极空间gs1和gs2的栅极堆叠结构gl1和隔离堆叠结构sl9(见图14)。

尽管已经参照图1至图22描述了包括具有三维结构的沟道的finfet的集成电路器件及其制造方法，但是包括具有根据本发明构思的特征的平面mosfet的集成电路器件可以通过本发明构思的各种修改和变化来提供，而没有脱离本发明构思的精神和范围。

将理解，当一元件诸如层、区域或基板在这里被称为“在”另一元件“上”时，它可以直接在另一元件上，或者还可以存在居间的元件。相反，当一元件被称为“直接在”另一元件“上”时，不存在居间的元件。用于描述元件之间的关系的其它词语应当以类似的方式解释(即，“在……之间”与“直接在……之间”、“与……相邻”与“直接与……相邻”等)。

这里可以使用关系术语诸如“下面”或“之上”或“上”或“下”来描述一个元件、层或区域与另一元件、层或区域的如附图所示的关系。将理解，除了附图中绘出的取向之外，这些术语旨在涵盖器件的不同取向。

将理解，尽管这里可以使用术语第一、第二等来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一个元件区分开。例如，第一元件可以被称为第二元件，类似地，第二元件可以被称为第一元件，而没有脱离本发明的范围。如这里使用的，术语“和/或”包括一个或更多个相关所列项目的任何和所有组合。

以上参照截面图描述了本发明的实施方式，该截面图是本发明的理想化实施方式(和中间结构)的示意图。为了清楚起见，附图中的层和区域的厚度可以被夸大。此外，由于例如制造技术和/或公差而引起的图示形状的变化将是可预期的。因此，本发明的实施方式不应被解释为限于这里示出的区域的特定形状，而是将包括例如由制造引起的形状偏差。

尽管已经参照其实施方式具体示出和描述了本发明构思，但是将理解，可以在形式和细节上进行各种改变，而没有脱离权利要求书的精神和范围。

本申请要求于2016年8月3日在韩国知识产权局提交的第10-2016-0099061号韩国专利申请的权益，其公开内容通过引用整体地结合于此。