本发明是与电感部件相关的发明，特别是与具有在芯的卷芯部上卷绕有线的构造的卷线型电感部件相关的发明。
背景技术：
例如，如日本特开2004－363178号公报(专利文献1)所记载那样，卷线型电感部件具有在由磁性体构成的芯的卷芯部上卷绕有线的构造。另外，专利文献1所记载的电感部件基本上在一个芯中构成一个电感。
卷线型电感部件的等效电路如图5所示。如图5所示，在电感部件的等效电路中除了作为基本要素的原本的电感l之外，相对于电感l并联增加由在被卷绕的线的线间所产生的分布电容(杂散电容)等带来的电容c。此外，实际上，在电感部件的等效电路中，还放入有串联/并联电阻，但是为了更容易理解说明，在图5中省略了电阻的图示。
在这样的电感部件中，电感l值较大的，通常作为上述的分布电容的等效并联电容c值也较大。即，电感l值较大是指线并行的长度较长的意思，这还意味着对于等效并联电容c值而言电容器电极的平行长度较长，电容器电极的对置面积较大的意思，其结果是，等效并联电容c值变大。因此，在电感l值较大的电感部件中，低频阻抗较高，但高频阻抗变低。换言之，在低频中特性良好的，在高频中的特性不佳。
因此，在宽带中需要具备良好的特性的情况下，考虑如下方法：准备l值较大的电感部件和l值较小的电感部件，并将它们串联连接，从而在整体上进行宽带化。
例如，在日本特开2010－232988号公报(专利文献2)中记载有宽带偏置电路：其一端与电源连接，另一端与增幅电路连接，并且供给直流的偏置电流，其中，上述增幅电路对使用规定的频带的宽带的高频信号进行增幅。该宽带偏置电路具备与增幅电路的输入侧的连接点以及输出侧的连接点中的至少一方串联连接的3段以上的电感。在专利文献2的第0005以及0008段中记载了能够使用这样3段以上之类的多个电感来对应宽带的信号，并且，在专利文献2的第0034和0044段以及权利要求2中记载了将上述3段以上的电感中的最接近高频线侧的连接点的第一段电感的l值设为最小，将低频线(或者直流线)、即电源侧的第二段及第二段之后的电感的l值设为彼此相同或依次增大。
在图6中以俯视图示意性地表示根据专利文献2所记载的技术，作为电感部件的三个芯片电感1～3经由铜箔焊垫4以及5串联连接，并安装于高频线6与低频线7的分支部的状态。
在高频线6中流过例如数ghz以上的高频信号。另一方面，在低频线7中流过例如电源电流那样的低频(或者直流)电流。而且，芯片电感1～3发挥阻止高频信号进入低频线7，或反过来阻止低频(或者直流)电流进入高频线6的作用。
这里，在三个芯片电感1～3中，芯片电感3具有最小的l值，芯片电感1和2具有更大的l值，在芯片电感1与芯片电感2之间，若设为芯片电感2具有比芯片电感1更小的l值，则具有最小的l值的芯片电感3最接近高频线4，接着以芯片电感2、芯片电感1的顺序串联连接。这被认为是由于在高频线6中通过高频信号，因此若将不与高频对应的电感、即具有较大的l值的芯片电感1靠近高频信号，则会产生绝缘的恶化等、意想不到的结果，且被视为合理的。
专利文献1：日本特开2004－363178号公报
专利文献2：日本特开2010－232988号公报
在图7中示出上述的芯片电感1～3的阻抗－频率特性。在图7所示的特性测定所使用的芯片电感1的l值为47μh，芯片电感2的l值为10μh，芯片电感3的l值为3.5μh。在图7中，芯片电感1单独的阻抗－频率特性用a表示，芯片电感2单独的阻抗－频率特性用b表示，芯片电感3单独的阻抗－频率特性用c表示，将芯片电感1～3串联连接时的阻抗－频率特性用d表示。
如上所述，可知：即使为了在宽带中得到良好的特性，而将这些芯片电感1～3串联连接，也会如在图7中d所示那样，在共振频率与共振频率之间产生阻抗的下跌。
这样，在如图6所示那样的现有的结构中，如图7所示，难以在宽带中得到良好的特性。
技术实现要素：
因此，本发明的目的在于提供一种能够在宽带中确保较高阻抗的新结构的电感部件。
本发明的其它目的在于提供一种将串联连接的多个电感1个芯片化后的电感部件。
本发明是面向电感部件的，其特征在于具备：芯，具有在长边方向上延伸的卷芯部；至少一根线，在卷芯部中卷绕成螺旋状；以及一对端子电极，与线的各端部电连接，并且为了解决上述的技术问题而具备以下结构。
即，本发明所涉及的电感部件的特征在于，在将卷芯部的长边方向上的单位长度的线的匝数设为卷绕密度时，线的卷绕密度的彼此不同的多个电感区域沿卷芯部的长边方向排列，卷绕密度相对较低的低密度电感区域位于被卷绕密度相对较高的第一以及第二高密度电感区域夹持。
根据本发明所涉及的电感部件，在一个芯中构成多个电感。即，使多个电感1个芯片化。
在本发明中，根据所要求的特性，第一高密度电感区域在卷芯部中所占的长度与第二高密度电感区域在卷芯部中所占的长度可以彼此不同，或者彼此相同。
另外，在本发明中，根据所要求的特性，第一高密度电感区域的卷绕密度与第二高密度电感区域的卷绕密度可以彼此不同，或者彼此相同。
在本发明中，优选被第一高密度电感区域和第二高密度电感区域夹持的低密度电感区域位于卷芯部的长边方向上的中央部。根据该结构，能够使低密度电感区域毫无困难地配置为被第一高密度电感区域和第二高密度电感区域夹持，并且对于被1个芯片化的电感部件而言，能够基本消除方向性。
在本发明中，优选，线在低密度电感区域中被单层卷绕，在高密度电感区域中被多层卷绕。根据该结构，能够通过单层卷绕与多层卷绕的选择来容易地实现线的卷绕密度的变更。另外，即使将线卷绕成在相邻的匝之间接触，也能够通过单层卷绕与多层卷绕的选择来变更线的卷绕密度。因此，不容易产生在卷芯部上的线的位置偏移，因此，能够不容易产生线的卷绕密度由无意中改变所引起的电感值的变动。另外，能够提高低密度电感区域分别与第一高密度电感区域以及第二高密度电感区域之间的磁耦合程度。
在上述的优选的实施方式中，可以作为线具备与一对端子电极之间连接的一根线，一根线在低密度电感区域中被单层卷绕，在高密度电感区域中被多层卷绕，或者，也可以作为线具备与一对端子电极之间连接的多根线，在低密度电感区域中，多根线依次排列并被单层卷绕，在高密度电感区域中，多根线被多层卷绕。
如上所述，若多根线与一对端子电极之间连接，则能够降低电感部件的(直流)电阻值。
在本发明中，优选芯是由磁性体构成并且具备分别设置于卷芯部的各端部的一对凸缘部的鼓状芯，还具备跨设于一对凸缘部之间的由磁性体构成的板状芯。根据该结构，能够提高电感部件的电感值。
根据本发明，可以得到将多个电感1个芯片化，并且如将从后述的实施方式的说明中所明确那样，能够在宽带中确保较高阻抗的新结构的电感部件。
附图说明
图1是示意性地表示本发明的第一实施方式的电感部件21的剖视图。
图2是与图1对应的图，示意性地表示成为图1所示的电感部件21的比较例的电感部件11的剖视图。
图3是针对图1所示的电感部件21和图2所示的电感部件11，比较表示各自的阻抗－频率特性的图。
图4是示意性地表示本发明的第二实施方式的电感部件31的剖视图。
图5是用于对本发明的背景技术进行说明的图，是卷线型电感部件的等效电路图。
图6是示意性表示根据专利文献2所记载的技术，作为电感部件的三个芯片电感1～3经由铜箔焊垫4以及5串联连接，并安装于高频线6与低频线7的分支部的状态的俯视图。
图7是表示图6所示的芯片电感1～3各自的阻抗－频率特性，以及将芯片电感1～3串联连接时的阻抗－频率特性的图。
附图标记说明：12…卷芯部；13…鼓状芯；14、15…凸缘部；16…板状芯；17、17a、17b…线；18、19…端子电极；21、31…电感部件；l1、l2…高密度电感区域；l3…低密度电感区域。
具体实施方式
图1是示意性地表示本发明的第一实施方式的电感部件21的剖视图。
如图1所示，电感部件21具备鼓状芯13，该鼓状芯13具有在长边方向上延伸的卷芯部12。鼓状芯13具备分别设置于卷芯部12的各端部的一对凸缘部14和15。另外，电感部件11具备跨设于一对凸缘部14和15之间的板状芯16。鼓状芯13和板状芯16均由铁素体那样的磁性体构成，并构成闭合磁路。
在卷芯部12上将线17卷绕成螺旋状。关于线17的卷绕方式的详细内容将在后面进行叙述。在第一以及第二凸缘部14以及15分别设置第一以及第二端子电极18以及19。虽然未在图1上表示出，但是线17的各端部分别与第一以及第二端子电极18以及19电连接。
在图1中，在线17的截面内标记有从第一凸缘部14侧开始计数的匝序数“1”～“30”。向这样的线的截面内标记匝序数在后述的图2及图4中也被采用。
在线17的卷芯部12上的卷绕方式如下述。在将卷芯部12的长边方向上的单位长度的线17的匝数设为卷绕密度时，线17的卷绕密度的彼此不同的三个电感区域l1～l3沿卷芯部12的长边方向排列。更具体而言，例如通过设为双层卷绕之类的多层卷绕而卷绕密度相对较高的第一高密度电感区域l1和第二高密度电感区域l2位于卷芯部12的图1中的左端和右端，通过设为单层卷绕而卷绕密度相对较低的低密度电感区域l3位于卷芯部12的图1中的中央部。
换言之，该实施方式的特征在于，低密度电感区域l3被第一高密度电感区域l1以及第二高密度电感区域l2夹持配置。
这样，通过使被第一高密度电感区域l1以及第二高密度电感区域l2夹持的低密度电感区域l3位于卷芯部12的长边方向上的中央部，从而能够将低密度电感区域l3毫无困难地配置为被第一高密度电感区域l1以及第二高密度电感区域l2夹持，并且对于被1个芯片化的电感部件11而言能够基本消除方向性。
此外，在该实施方式中，虽然第一高密度电感区域l1的在卷芯部12中所占的长度与第二高密度电感区域l2的在卷芯部12中所占的长度彼此不同，但是根据所要求的特性，也可以通过调整第一以及第二高密度电感区域l1以及l2中的线17的匝数来使这些长度彼此相同。相反地，在改变了这些长度的情况下，能够通过改变第一高密度电感区域l1的l值和第二高密度电感区域l2的l值来使阻抗曲线的峰值分散，从而能够期待构成为在更宽的宽带确保阻抗的结构。
在该实施方式所涉及的电感部件21中，如上所述，在第一以及第二高密度电感区域l1以及l2中，线17被设为双层卷绕之类的多层卷绕，在低密度电感区域l3中，线17被设为单层卷绕。这里，第一高密度电感区域l1以与8匝相对应的量的长度卷绕15匝，因此卷绕密度为15/8＝1.875，第二高密度电感区域l2以与6匝相对应的量的长度卷绕10匝，因此卷绕密度为10/6＝1.7。第一高密度电感区域l1的卷绕密度与第二高密度电感区域l2的卷绕密度可以彼此相同，也可以彼此不同，只要根据所要求的特性，调整第一高密度电感区域l1的卷绕密度与第二高密度电感区域l2的卷绕密度的差即可。作为使第一高密度电感区域l1的卷绕密度与第二高密度电感区域l2的卷绕密度彼此不同的方法，例如可以有在第一以及第二高密度电感区域l1以及l2中的任意一方中，省去双层卷绕的靠外层侧的几匝的方法。
如上所述，只要通过单层卷绕与多层卷绕的选择来变更线17的卷绕密度，将线17卷绕成在相邻的匝之间接触，也能够变更卷绕密度。因此，不容易产生在卷芯部12上的线17的位置偏移，因此，能够实现不容易产生因线17的卷绕密度无意中改变所引起的电感值的变动。另外，能够提高低密度电感区域l3分别与第一以及第二高密度电感区域l1以及l2之间的磁耦合程度。
这里，若着眼于三个电感区域l1～l3各自的线17的匝数，则第一高密度电感区域l1为15匝，第二高密度电感区域l2为10匝，低密度电感区域l3为5匝。因此，若着眼于三个电感区域l1～l3各自的l值，则第一高密度电感区域l1的l值最大，接着为第二高密度电感区域l2的l值，而被第一高密度电感区域l1以及第二高密度电感区域l2夹持配置的低密度电感区域l3的l值最小。
在着眼于上述那样的l值的大小关系时，三个电感区域l1～l3的配置顺序与图6所示的三个芯片电感1～3的配置顺序不同。如该实施方式那样，以下对将被第一高密度电感区域l1以及第二高密度电感区域l2夹持配置的低密度电感区域l3的l值设为最小的优点进行研究。
由于作为构成鼓状芯13、板状芯16的磁性体的例如铁素体在mhz带的频率中磁导率μ非常高，因此使相邻的电感彼此较强地耦合。特别是若成为安装有板状芯16的闭合磁路结构，则在低频域中，耦合系数在闭合磁路内的任何一处几乎都为1(完全耦合)。但是，在数百mhz的更高的频带中，磁导率μ降低，假设即使为闭合磁路结构，耦合系数也降低。在这样的频带中电感与电感之间的距离越接近磁耦合越强。
如该实施方式那样，若使沿一个卷芯部12的长边方向，l值最小的低密度电感区域l3被l值更大的第一高密度电感区域l1以及第二高密度电感区域l2夹持配置，则由于在高频带中，中央的低密度电感区域l3与两侧的高密度电感区域l1和l2较弱地磁耦合，而其电感值增加。
另一方面，虽然配置于两侧的高密度电感区域l1和l2与中央的低密度电感区域l3较弱地耦合，但是由于中央的低密度电感区域l3的l值较小，因此l值的增加非常小。
另外，关于分别配置于夹持低密度电感区域l3的一端和另一端的第一高密度电感区域l1与第二高密度电感区域l2的关系，由于彼此的距离较远，因此几乎不受彼此的影响，彼此几乎不耦合。
换言之，只有配置于中央的高频特性用的低密度电感区域l3受到与其相邻的高密度电感区域l1和l2各个的影响，其l值实际上增加。
与此相对的，在图2中，沿用图6所示的三个串联连接的芯片电感1～3的排列顺序，并以剖视图示意性地表示作为1个芯片化后的比较例的电感部件11。在图2中，对与图1所示的要素相当的要素标注相同的参照附图标记，并省略重复的说明。
在图2所示的电感部件11中，与图1所示的电感部件21的情况相同，线17构成沿卷芯部12的长边方向排列的、卷绕密度的彼此不同的三个电感区域l1～l3。但是，在图2所示的电感部件11中，三个电感区域l1～l3的排列顺序与图1所示的电感部件21的情况不同。即，在图2所示的电感部件11中，三个电感区域l1～l3的排列顺序如下，即卷绕密度相对较高的第一高密度电感区域l1和第二高密度电感区域l2位于卷芯部12的图2中的左端和中央部，通过被设为单层卷绕而卷绕密度相对较低的低密度电感区域l3位于卷芯部12的图2中的右端。
这里，若着眼于三个电感区域l1～l3各自的线17的匝数，则第一高密度电感区域l1为15匝，第二高密度电感区域l2为10匝，低密度电感区域l3为5匝。因此，若着眼于三个电感区域l1～l3各自的l值，则第一高密度电感区域l1的l值最大，接着为第二高密度电感区域l2的l值，而低密度电感区域l3的l值最小。
上述的l值的大小关系仿照图6所示的三个芯片电感1～3各自的l值的大小关系。即，若图2所示的电感部件11的第二端子电极19与图6所示的高频线6连接，则具有最大的l值的第一高密度电感区域l1相当于芯片电感1，具有第二大的l值的第二高密度电感区域l2相当于芯片电感2，具有最小的l值的低密度电感区域l3相当于芯片电感3。
如上所述，若将图6所示的三个芯片电感1～3进行1个芯片化，并构成如图2所示那样的电感部件11，则起到如下效果。
在图6所示的结构中，由于芯片电感1～3通过焊料接合等方法与基板上的铜箔焊垫4以及5电气且机械接合来安装，因此在芯片电感1～3之间不可避免地产生缝隙。与此相对的，在图2所示那样的被1个芯片化的电感部件11的情况下，能够消除上述缝隙。这样，通过消除缝隙，在低频区域相邻的电感区域l1～l3之间进行较强地耦合，因此即使电感区域l1～l3的总匝数与图6的芯片电感1～3的总匝数相同，电感部件11也能提高整体的l值。通过提高整体的l值，在电感部件11中，能够比图6的结构，以更少的匝数实现所要求的l值，因此，如果需要，还能够朝向进一步扩大卷线间距离的方向，其结果是，实现低电容化也成为可能。
上述的效果在图1所示实施方式所涉及的电感部件21的情况下也同样起作用。
但是，在仿照图6所示的三个芯片电感1～3各自的l值的大小关系，被1芯片化的电感部件11中，本发明者想到了将三个电感区域l1～l3配置为如上所述配置，例如在数ghz这样的频率区域中并不实用。这是由于电感部件11的外形相对于使用中的频率的波长而言非常小，因此无论将三个电感区域l1～l3的每一个配置于电感部件11中的任何位置，电感区域l1～l3之间的间隔从波长来看都非常短，并且几乎不发生如上所述那样的绝缘的恶化。电感区域l1～l3的配置成为问题是称为毫米波那样的、大概20ghz以上的高频区域。在比毫米波低的频率中，失去了在被1个芯片化的电感部件11中排列多个电感区域l1～l3的情况下将l值的较小的即低密度电感区域l3配置于高频侧的意义。
图3是用实线表示图1所示的实施例所涉及的电感部件21的阻抗－频率特性，用虚线表示图2所示的比较例所涉及的电感部件11的阻抗－频率特性的图。
rlc并联共振电路的共振频率由1/{2π(lc)1/2}来决定。在该实施方式中，通过与邻接的高密度电感区域l1和l2的磁耦合而增大卷绕密度较低、等效c值较小的低密度电感区域l3的等效l值，从而该低密度电感区域l3的共振频率比电感部件11的情况降低。
在图3中用实线表示的电感部件21的阻抗－频率特性中的从阻抗的左数第二个峰值是由共振频率下降的电感区域l3的共振所引起的，与在图3中用虚线表示的电感部件11的阻抗－频率特性的阻抗的峰值(由电感区域l2的共振所引起的)相比，向左侧偏移。
另外，在电感部件21(实线)中，从图3的左数第二个峰值是由比电感区域l2的等效的c值更小的电感区域l3的共振所引起的，因此峰值后的阻抗曲线到达比电感部件11(虚线)更高的位置。这是由于峰值后的阻抗曲线成为电容特性(z＝1/jwc)。
根据以上，如图3所示，在从左数第二个峰值前后，图1所示的实施例所涉及的电感部件21与图2所示的比较例所涉及的电感部件11相比，能够得到较高的阻抗，并能够在宽带中确保较高的阻抗。
图4是示意性地表示本发明的第二实施方式的电感部件31的剖视图。在图4中，对与图1或者图2所示的要素相当的要素标注相同的参照附图标记，并省略重复的说明。
图4所示的电感部件31的特征在于具备与一对端子电极18和19之间连接的两根线17a和17b。若两根线17a和17b与一对端子电极18以及19之间连接，则与仅连接线17a或者17b中的任意一个的情况相比，能够降低电感部件31的电阻值。
在图4中，为了明确第一线17a与第二线17b的区别，在表示第二线17b的截面中打了阴影。
在图4所示的第二实施方式所涉及的电感部件31中，与图1所示的电感部件21的情况相同，线17a和17b构成沿卷芯部12的长边方向排列的卷绕密度彼此不同的三个电感区域l1～l3，并且，低密度电感区域l3被第一高密度电感区域l1以及第二高密度电感区域l2夹持配置。换言之，以沿卷芯部12的长边方向，从图4的左侧开始，第一高密度电感区域l1、低密度电感区域l3、第二高密度电感区域l2的顺序排列。
这里，第一高密度电感区域l1以与10匝相对应的量的长度卷绕20匝，因此卷绕密度为20/10＝2，第二高密度电感区域l2以与10匝相对应的量的长度卷绕18匝，因此卷绕密度为18/10＝1.8，低密度电感区域l3以与12匝相对应的量的长度卷绕6匝，因此卷绕密度为6/12＝0.5。因此，对于卷绕密度而言，第一高密度电感区域l1最大，第二高密度电感区域l2第二大，而低密度电感区域l3最小。
在第二实施方式所涉及的电感部件31中，在低密度电感区域l3中，第一以及第二线17a以及17b交替地配置并被设为单层卷绕，在高密度电感区域l1和l2中，被设为多层卷绕以使第一以及第二线17a以及17b的一方，例如第一线17a成为下层，第一以及第二线17a以及17b的另一方，例如第二线17b成为上层。
这里，若着眼于三个电感区域l1～l3各自的线17a和17b的匝数，则由于第一以及第二线17a以及17b处于并联电连接的状态，因此为了像以两根线为1组的粗扁平线那样动作，匝数取任意一个线的匝数是妥当的。因此，若从这样的观点出发取匝数，则第一高密度电感区域l1为10匝，低密度电感区域l3为6匝，第二高密度电感区域l2为9匝。因此，若着眼于三个电感区域l1～l3各自的l值，则第一高密度电感区域l1的l值最大，接着为第二高密度电感区域l2的l值，而被第一高密度电感区域l1以及第二高密度电感区域l2夹持配置的低密度电感区域l3的l值最小。
在以上进行说明的第二实施方式中，在一对端子电极18与19之间，连接有两根线17a和17b，但根据需要，也可以连接三根以上的线。
此外，虽然在第一以及第二实施方式所涉及的电感部件21以及31中设置有板状芯16，但也可以没有板状芯。
以上，虽然与图示的实施方式关联地对本发明进行了说明，但图示的各实施方式只是例示，并指出在不同的实施方式之间，能够进行结构的部分的置换或者组合。