沟槽型联栅晶体管及其制作方法与流程

本发明涉及半导体制造工艺技术领域，特别地，涉及一种沟槽型联栅晶体管及其制作方法。

背景技术：

沟槽型联栅晶体管也简称为UPGAT，是一种新型的功率器件，沟槽型联栅晶体管同时具有MOSFET和BJT的优点，其主要特点为：导通电阻小，动态损耗小，开关速度快，二次击穿耐压高，功率容量和安全工作区大；具有负的温度系数，热稳定性好，抗冲击能力和抗高频辐射能力强。

在集电极外加高压的情况下，联栅晶体管的深结栅区与集电区之间的空间电荷区发生横向扩展，将深栅区之间的沟道夹断，对基区起到静电屏蔽的作用，可以抑制基区的穿通效应，从而联栅晶体管相比较传统的高压三极管可以具有更薄更淡的基区，从而具有更大的电流增益，更高的特征频率。

采用常规工艺制作的UPGAT器件，其耐压可高至800V以上，电流可以达到数安培，可广泛应用于AC-DC电源管理领域。

沟槽型联栅晶体管的一个典型的特征是利用沟槽将杂质的垂直扩散做的很深。在集电极外加反偏电压时，P型高掺杂区之间的N-EPI会很快被耗尽，起到对P型基区的静电屏蔽的作用，在P型基区很淡很浅时候，P型基区也不会轻易穿通。基于以上原因，器件可以获得更大的电流增益。

但是在芯片实际生产制作过程中，大尺寸的大深度的沟槽会对工艺制作带来一些列的麻烦，在某些情况下可能导致器件涂胶涂花、沟槽内光刻胶等化学污染物无法去除而导致器件击穿蠕变退化等可靠性问题。

技术实现要素：

鉴于以上，本发明提供一种至少解决上述一个技术问题的沟槽型联栅晶体管及其制作方法。

一种沟槽型联栅晶体管的制作方法，其包括以下步骤：

提供N型衬底，在所述N型衬底上形成N型外延层，在所述N型外延层表面形成P型基区，形成贯穿所述P型基区的多个沟槽，在所述多个沟槽内壁形成P型高掺杂区，在所述P型基区及所述P型高掺杂表面形成TEOS氧化层；

利用光刻胶对所述TEOS氧化层进行刻蚀，从而在所述TEOS氧化层中形成贯穿且对应所述P型基区的开口；

去除所述光刻胶，在所述TEOS氧化层上及所述开口处的P型基区上形成多晶硅，所述多晶硅具有N型杂质；

对所述多晶硅进行平坦化技术，从而去除沟槽外侧的部分多晶硅，使得所述沟槽中与所述开口中的多晶硅被保留；

对所述多晶硅中的N型杂质进行激活与推进，使得所述N型杂质扩散至所述P型基区表面，从而在所述P型基区的表面形成N型区域；

使用光刻胶进行刻蚀去除所述P型高掺杂区上的部分TEOS氧化层；

在所述TEOS氧化层、所述P型高掺杂区及所述多晶硅上形成正面金属，在所述N型衬底远离所述N型外延层一侧形成背面金属。

在一种实施方式中，所述P型基区的注入元素为B，注入剂量一般在每平方厘米1的14次方到每平方厘米1的15次方之间，注入能量在50Kev-200Kev之间。

在一种实施方式中，所述沟槽的宽度在3um至10um的范围内，深度在2um至10um的范围内。

在一种实施方式中，所述P型高掺杂区的形成包括对所述沟槽底部及侧壁进行P型掺杂及对P型杂质进行推进的步骤，其中对所述侧壁的注入剂量小于对所述底部的注入剂量的一半，所述推进温度在1000摄氏度至1200摄氏度的范围内，推进氧化时间在1小时至6小时的范围内，进行推进后，所述沟槽底部的P型高掺杂区的结深在2um至10um的范围内，所述沟槽侧壁的结深在1.5um至7.5um的范围内，所述P型基区的浓度小于所述P型高掺杂区的浓度，推进完成后，所述P型基区的结深一般在1um至4um的范围内。

在一种实施方式中，所述TEOS氧化层采用LPCVD的方式生长而成，厚度在3000埃至8000埃的范围内。

在一种实施方式中，所述多晶硅采用LPCVD方式生长而成，所述多晶硅的厚度大于所述沟槽宽度的一半，使得所述沟槽被填满；所述多晶硅的生长厚度在2um至7um的范围内；所述多晶硅的N型杂质包括P，掺杂气体包括磷化氢PH3。

在一种实施方式中，去除沟槽外侧的部分多晶硅的步骤包括：采用化学机械平坦化技术或回刻蚀去除所述沟槽外侧的部分多晶硅。

在一种实施方式中，所述制作方法还包括在形成所述背面金属前的背面减薄步骤。

在一种实施方式中，所述N型衬底为N型高掺杂衬底，所述N型外延层为N型低掺杂外延层。

一种沟槽型联栅晶体管，其包括N型衬底、在所述N型衬底上形成的N型外延层、在所述N型外延层表面形成的P型基区、贯穿所述P型基区的多个沟槽、在所述多个沟槽内壁形成的P型高掺杂区、在所述P型基区及所述P型高掺杂表面形成的TEOS氧化层、贯穿所述TEOS氧化层且对应所述P型基区的开口、形成于所述沟槽中与所述开口中的多晶硅、在所述P型基区的表面形成的N型区域、在所述TEOS氧化层、所述P型高掺杂区及所述多晶硅上形成的正面金属、及在所述N型衬底远离所述N型外延层一侧形成的背面金属。

相较于现有技术，本发明沟槽型联栅晶体管及其制作方法包括以下优点：省去了一次多晶硅光刻和刻蚀，降低了器件的制作成本；进行平坦化后，后续可以在平面做涂胶光刻，可以规避传统工艺底部图形曝光因胶过厚无法曝开的风险；进行平坦化后，大沟槽被完全填平，无需担心沟槽中蓄积化学污染物，无需担心后续涂胶涂花的问题；沟槽内的多晶硅和开口内的发射区多晶硅断开，不是一个整体，这将大幅削弱多晶硅膜层给器件待来的应力，并改善因表面应力导致的器件漏电和可靠性变差的问题。

【附图说明】

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为本发明沟槽型联栅晶体管的制作方法的流程图。

图2-图8为图1所示沟槽型联栅晶体管的制作方法的各步骤的结构示意图。

【具体实施方式】

下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

请参阅图1-图8，图1为本发明沟槽型联栅晶体管的制作方法的流程图，图2-图8为图1所示沟槽型联栅晶体管的制作方法的各步骤的结构示意图。所述沟槽型联栅晶体管的制作方法包括以下步骤。

步骤S1，请参阅图2，提供N型衬底，在所述N型衬底上形成N型外延层，在所述N型外延层表面形成P型基区，形成贯穿所述P型基区的多个沟槽，在所述多个沟槽内壁形成P型高掺杂区，在所述P型基区及所述P型高掺杂表面形成TEOS(正硅酸乙酯)氧化层。

具体地，所述P型基区的注入元素为B，注入剂量一般在每平方厘米1的14次方到每平方厘米1的15次方之间，注入能量在50Kev-200Kev之间。所述沟槽的宽度在3um至10um的范围内，深度在2um至10um的范围内。所述P型高掺杂区的形成包括对所述沟槽底部及侧壁进行P型掺杂及对P型杂质进行推进的步骤，其中对所述侧壁的注入剂量小于对所述底部的注入剂量的一半，所述推进温度在1000摄氏度至1200摄氏度的范围内，推进氧化时间在1小时至6小时的范围内，进行推进后，所述沟槽底部的P型高掺杂区的结深在2um至10um的范围内，所述沟槽侧壁的结深在1.5um至7.5um的范围内，所述P型基区的浓度小于所述P型高掺杂区的浓度，推进完成后，所述P型基区的结深一般在1um至4um的范围内。所述P型杂质可以为元素硼B。

进一步地，所述步骤S1中，所述TEOS氧化层采用LPCVD的方式生长而成，厚度在3000埃至8000埃的范围内。所述TEOS氧化层采用LPCVD的方式生长而成，厚度在3000埃至8000埃的范围内。

步骤S2，请参阅图3，利用光刻胶对所述TEOS氧化层进行刻蚀，从而在所述TEOS氧化层中形成贯穿且对应所述P型基区的开口。所述开口为发射区开口。

步骤S3，请参阅图4，去除所述光刻胶，在所述TEOS氧化层上及所述开口处的P型基区上形成多晶硅，所述多晶硅具有N型杂质。所述多晶硅采用LPCVD(低压力化学气相沉积法)方式生长而成，所述多晶硅的厚度大于所述沟槽宽度的一半，使得所述沟槽被填满；所述多晶硅的生长厚度在2um至7um的范围内；所述多晶硅的N型杂质包括磷P，掺杂气体包括磷化氢PH3。

步骤S4，请参阅图5，对所述多晶硅进行平坦化技术，从而去除沟槽外侧的部分多晶硅，使得所述沟槽中与所述开口中的多晶硅被保留。具体地，所述平坦化技术可以为化学机械平坦技术(CMP)或回刻蚀平坦化技术。

步骤S5，请参阅图6，对所述多晶硅中的N型杂质进行激活与推进，使得所述N型杂质扩散至所述P型基区表面，从而在所述P型基区的表面形成N型区域。所述N型杂质可以包括磷P。

步骤S6，请参阅图7，使用光刻胶进行刻蚀去除所述P型高掺杂区上的部分TEOS氧化层。

步骤S7，请参阅图8，在所述TEOS氧化层、所述P型高掺杂区及所述多晶硅上形成正面金属，在所述N型衬底远离所述N型外延层一侧形成背面金属。在一种实施例中，在形成所述背面金属前，所述制作方法还包括进行背面减薄的步骤。

如图8所示，上述制作方法获得的沟槽型联栅晶体管包括N型衬底、在所述N型衬底上形成的N型外延层、在所述N型外延层表面形成的P型基区、贯穿所述P型基区的多个沟槽、在所述多个沟槽内壁形成的P型高掺杂区、在所述P型基区及所述P型高掺杂表面形成的TEOS氧化层、贯穿所述TEOS氧化层且对应所述P型基区的开口、形成于所述沟槽中与所述开口中的多晶硅、在所述P型基区的表面形成的N型区域、在所述TEOS氧化层、所述P型高掺杂区及所述多晶硅上形成的正面金属、及在所述N型衬底远离所述N型外延层一侧形成的背面金属。

相较于现有技术，本发明沟槽型联栅晶体管及其制作方法包括以下优点：省去了一次多晶硅光刻和刻蚀，降低了器件的制作成本；进行平坦化后，后续可以在平面做涂胶光刻，可以规避传统工艺底部图形曝光因胶过厚无法曝开的风险；进行平坦化后，大沟槽被完全填平，无需担心沟槽中蓄积化学污染物，无需担心后续涂胶涂花的问题；沟槽内的多晶硅和开口内的发射区多晶硅断开，不是一个整体，这将大幅削弱多晶硅膜层给器件待来的应力，并改善因表面应力导致的器件漏电和可靠性变差的问题。

以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。