本实用新型涉及一种半导体元件。
背景技术：
随着半导体产业的发展与产品需求，功率开关晶体管被广泛地应用在电源开关元件中。在此种应用中，需要一种具有较低顺向偏压、较少功率损失、较高崩溃电压的半导体元件。
为了达到上述需求，现有的做法是将功率金氧半场效晶体管(power MOSFET)以及肖特基二极管封装在一起，但此种作法相当占用芯片面积。因此，需要一种能将功率金氧半场效晶体管以及肖特基二极管有效整合在一起的技术。
技术实现要素：
本实用新型提供一种半导体元件，可以有效将功率金氧半场效晶体管以及肖特基二极管有效整合在一起，并制作出具有较低顺向偏压、较少功率损失、较高崩溃电压的半导体元件。
本实用新型提供一种半导体元件，其包括具有第一导电型的衬底、具有第一导电型的外延层、介电层、多个第一接触窗以及金属层。衬底定义有有源区与肖特基区，其中肖特基区与有源区相邻。外延层配置于衬底上。介电层配置于外延层上。多个第一接触窗位于肖特基区，且穿过介电层并延伸至外延层中。金属层配置于介电层上，通过多个第一接触窗与外延层形成肖特基接面。
在本实用新型的一实施例中，半导体元件还包括：具有第二导电型的主体区，配置于有源区的外延层中；第二接触窗，位于有源区，且穿过介电层并延伸至主体区；以及具有第一导电型的第一掺杂区，配置于主体区中且环绕第二接触窗的侧壁。
在本实用新型的一实施例中，半导体元件还包括具有第二导电型的第二掺杂区，其配置于主体区中且环绕第二接触窗的底部。
在本实用新型的一实施例中，第一接触窗的深宽比大于第二接触窗的深宽比。
在本实用新型的一实施例中，第一接触窗的深宽比为第二接触窗的深宽比的1.5倍至3.7倍之间。
在本实用新型的一实施例中，半导体元件还包括绝缘层，其配置于肖特基区的外延层与介电层之间，且环绕多个第一接触窗的侧壁。
在本实用新型的一实施例中，有源区被切割成多个子区(sub-area)，且肖特基区配置于多个子区之间。
在本实用新型的一实施例中，肖特基区围绕有源区。
在本实用新型的一实施例中，衬底还定义有终端区，且肖特基区相邻有源区与终端区。
基于上述，为了增加肖特基二极管的接面面积，本实用新型在肖特基区中配置多个沟槽，藉以增加肖特基区中金属与外延层之间的接触面积，以降低顺向偏压。本实用新型有效地将功率金氧半场效晶体管以及肖特基二极管整合在一起，所得的半导体元件具有较低顺向偏压、较少功率损失以及较高崩溃电压。
为让本实用新型的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是依照本实用新型的一实施例所示出的一种半导体元件的剖面示意图。
图2至图4是依照本实用新型的一些实施例示出的一些半导体元件的简化俯视示意图。
图5是依照本实用新型的另一实施例所示出的一种半导体元件的剖面示意图。
具体实施方式
在以下的实施例中，是以第一导电型为N型，第二导电型为P型为例来说明的，但不用以限定本实用新型。在另一实施例中，第一导电型可为P型，第二导电型可为N型。
图1是依照本实用新型的一实施例所示出的一种半导体元件的剖面示意图。图2至图4是依照本实用新型的一些实施例示出的一些半导体元件的简化俯视示意图，其中为清楚说明起见，仅示出了有源区、肖特基区以及终端区之间的配置关系。
请参照图1，本实用新型提供一种半导体元件1，其包括衬底10、外延层12、介电层14、多个第一接触窗CP1、至少一第二接触窗CP2以及金属层16。
衬底10可为具有第一导电型的半导体衬底，例如是N型重掺杂的硅衬底。衬底10定义有有区AA、肖特基区SA以及终端区TA。在一实施例中，功率金氧半场效晶体管配置于有源区AA中，肖特基二极管配置于肖特基区SA中，且周边元件配置于终端区TA中。
肖特基区SA与有源区AA和终端区TA相邻。在一实施例中，肖特基区SA将有源区AA切割成多个子区(sub-area)或有源区块，如图2以及图4所示。在一实施例中，终端区TA围绕肖特基区SA，且肖特基区SA围绕有源区AA或子区，如图3以及图4所示。更具体地说，在图2中，有源区AA被切割成多个子区A1、A2和A3，且肖特基区SA配置于子区A1与A2之间以及子区A2与A3之间。在图4中，有源区AA被切割成多个子区A1、A2、A3和A4，且肖特基区SA呈“田”字形状，子区A1、A2、A3和A4被肖特基区SA所环绕。必须注意的是，图2至图4仅为举例说明，本实用新型并不限制有源区AA、肖特基区SA以及终端区TA之间的配置关系。
外延层12可为具有第一导电型的外延层，例如是N型轻掺杂的外延层。外延层12配置于有源区AA、肖特基区SA以及终端区TA的衬底10上。
介电层14配置于有源区AA、肖特基区SA以及终端区TA的外延层12上。在一实施例中，介电层14的材料可包括氧化硅或氮化硅等介电材料。
第一接触窗CP1穿过介电层14并延伸至肖特基区SA的外延层12中。第二接触窗CP2穿过介电层14并延伸至有源区AA的外延层12中。在一实施例中，第二接触窗CP2及第一接触窗CP1中的每一者可各自呈条状、块状或其组合。在一实施例中，第二接触窗CP2及第一接触窗CP1的形状相同。在另一实施例中，第二接触窗CP2及第一接触窗CP1的形状不同。
在此实施例中，于肖特基区SA中，多个第一接触窗CP1延伸至N型外延层12中，且第一接触窗CP1与外延层12的接面形成肖特基二极管。肖特基二极管有助于降低元件的顺向偏压。
特别要说明的是，肖特基区SA的第一接触窗CP1的深宽比大于有源区AA的第二接触窗CP2的深宽比。深宽比定义为接触窗的深度与开口最短侧宽度的比率。在一实施例中，如图1所示，第二接触窗CP2的深宽比为深度D1与宽度W1的比率，且第一接触窗CP1的深宽比为深度D2与宽度W2的比率。在一实施例中，第一接触窗CP1的深宽比为第二接触窗CP2的深宽比的约1.5倍、约2倍或以上。在一实施例中，第一接触窗CP1的深宽比为第二接触窗CP2的深宽比的1.5倍至3.7倍之间。
金属层16可配置于介电层14上，并与第二接触窗CP2以及第一接触窗CP1电性连接。金属层16通过第一接触窗CP1与外延层12形成肖特基接面。在一实施例中，金属层16可与第二接触窗CP2与第一接触窗CP1内的材料相同(例如均为金属)，且第二接触窗CP2与第一接触窗CP1可于相同工艺步骤中完成。
在一实施例中，半导体元件1还包括第一沟槽电极结构100。第一沟槽电极结构100可配置于有源区AA的外延层12的第一沟槽T1中。在一实施例中，第一沟槽电极结构100包括第一绝缘层102a、第一下部电极104a、栅间绝缘层106、栅绝缘层108以及第一上部电极110。
第一下部电极104a配置于第一沟槽T1中。第一上部电极110配置于第一沟槽T1中且位于第一下部电极104a上。在一实施例中，第一下部电极104a与第一上部电极110的材料各自包括多晶硅。在一实施例中，第一下部电极104a与第一上部电极110掺杂有相同导电型的掺质。在另一实施例中，第一下部电极104a与第一上部电极110掺杂有不同导电型的掺质。
第一绝缘层102a配置于第一下部电极104a与外延层12之间。栅间绝缘层106配置于第一下部电极104a与第一上部电极110之间且与第一绝缘层102a接触。栅绝缘层108配置于第一上部电极110与外延层12之间。在一实施例中，第一绝缘层102a、栅间绝缘层106以及栅绝缘层108的材料各自包括氧化硅。
在一实施例中，栅间绝缘层106仅包覆第一下部电极104a的上部且未与栅绝缘层108接触。在一实施例中，栅绝缘层108的厚度小于第一绝缘层102a的厚度。在一实施例中，栅绝缘层108还延伸配置于有源区AA的外延层12与介电层14之间，且环绕第二接触窗CP2的部分侧壁。
在一实施例中，半导体元件1还包括主体区112、第一掺杂区114以及第二掺杂区116。
主体区112可为具有第二导电型的主体区，例如是P型主体区。主体区112位于有源区AA的外延层12中且环绕第一沟槽电极结构100的上部。
第一掺杂区114可为具有第一导电型的重掺杂区，例如是N型重掺杂区。第一掺杂区114配置于有源区AA的主体区112中，且环绕第二接触窗CP2的部分侧壁。
第二掺杂区116可为具有第二导电型的重掺杂区，例如是P型重掺杂区。第二掺杂区116配置于有源区AA的主体区112中，且环绕第一接触窗CP1的底部。在一实施例中，第二掺杂区116还向上延伸以环绕第一接触窗CP1的下侧壁。
在一实施例中，半导体元件1还包括第二沟槽电极结构200。第二沟槽电极结构200可配置于有源区AA的外延层12的第二沟槽T2中。在一实施例中，第二沟槽电极结构200包括第二电极104b以及第二绝缘层102b。第二电极104b配置于第二沟槽T2中。第二绝缘层102b配置于第二电极104b与外延层12之间。在一实施例中，第二沟槽电极结构200比第一沟槽电极结构100更靠近肖特基区SA。在一实施例中，第二电极104b的材料包括多晶硅，且第二绝缘层102b的材料包括氧化硅。
第二沟槽电极结构200的设置是用于隔离功率金氧半场效晶体管以及肖特基二极管，使元件的崩溃电压提高。在一实施例中，第二沟槽电极结构200处于浮置电位(floating potential)。在另一实施例中，第二沟槽电极结构200与金属层16电性连接。
在一实施例中，半导体元件1还包括第三沟槽电极结构300。第三沟槽电极结构300配置于终端区TA的外延层12的第三沟槽T3中。在一实施例中，第三沟槽电极结构300包括第三电极104c以及第三绝缘层102c。第三电极104c配置于第三沟槽T3中。第三绝缘层102c配置于第三电极104c与外延层12之间。在一实施例中，第三绝缘层102c还延伸配置于终端区TA的外延层12上且位于介电层14下方。在一实施例中，第三电极104c的材料包括多晶硅，且第三绝缘层102c的材料包括氧化硅。
在一实施例中，半导体元件1还包括第四绝缘层102d。第四绝缘层102d可配置于肖特基区SA的外延层12与介电层14之间，且环绕第一接触窗CP1的部分侧壁。在一实施例中，第四绝缘层102d与第二绝缘层102b以及第三绝缘层102c相连。在一实施例中，第四绝缘层102d的材料包括氧化硅。
在一实施例中，第一下部电极104a、第二电极104b、第三电极104c的材料相同，且可于相同工艺步骤中完成。在一实施例中，第一绝缘层102a、第二绝缘层102b、第三绝缘层102c以及第四绝缘层102d的材料相同，且可于相同工艺步骤中完成。此外，第一绝缘层102a、第二绝缘层102b、第三绝缘层102c以及第四绝缘层102d的厚度大致相同。
特别要说明的是，通过控制植入掩膜的厚度以及植入角度，可使第二掺杂区116仅形成于第二接触窗CP2的底部，而不形成于第一接触窗CP1的底部。更具体地说，肖特基区SA的植入掩膜(包括介电层14的厚度和第四绝缘层102d的厚度)较厚，而有源区AA的植入掩膜(包括介电层14的厚度和栅绝缘层108的厚度)较薄，且控制植入角度为3～35度(例如7～10度)，可于毯覆式植入工艺中将第二掺杂区116仅形成于第二接触窗CP2的底部。
图5的半导体元件2与图1的半导体元件1相似，其差别在于，图5的半导体元件2中，第二掺杂区116与第一掺杂区114彼此分开；而在图1的半导体元件1中，第二掺杂区116与第一掺杂区114彼此接触。
综上所述，为了增加肖特基二极管的接面面积，本实用新型在肖特基区中配置多个沟槽，藉以增加肖特基区中金属与外延层之间的接触面积，以降低顺向偏压。本实用新型有效地将功率金氧半场效晶体管以及肖特基二极管整合在一起，所得的半导体元件具有较低顺向偏压、较少功率损失以及较高崩溃电压。
虽然本实用新型已以实施例揭示如上，然其并非用以限定本实用新型，任何所属技术领域中的技术人员，在不脱离本实用新型的精神和范围内，当可作些许的改动与润饰，故本实用新型的保护范围当视权利要求所界定的范围为准。