半导体封装件及其制造方法
【技术领域】
[0001]本发明是有关于一种半导体封装件及其制造方法，且特别是有关于一种其开孔具有突出内侧壁的半导体封装件及其制造方法。
【背景技术】
[0002]传统的半导体封装件至少包括数个输出/入接点，可使半导体封装件通过此些输出/入接点电性连接于一外部电路板。然而，半导体封装件设于外部电路板过程中，输出/入接点会受力而导致输出/入接点容易破坏，如龟裂、断裂或损伤。
【发明内容】
[0003]本发明有关于一种半导体封装件及其制造方法，可改善半导体封装件设于另一电子元件的过程中，其输出/入接点容易破坏的问题。
[0004]根据本发明，提出一种半导体封装件。半导体封装件包括一芯片、一导电层、一负型介电层及一电性接点。芯片具有一主动面。导电层电性连接于主动面。负型介电层覆盖导电层且具有一开孔，开孔露出导电层的一部分，开孔具有一最小内径、一顶部内径及一底部内径，最小内径位于底部内径与顶部内径之间。电性接点形成于开孔内。
[0005]根据本发明，提出一种半导体封装件的制造方法。制造方法包括以下步骤。提供一芯片，芯片具有一主动面，且芯片的主动面上方形成有一导电层，导电层电性连接于主动面；形成一负型介电材料覆盖导电层；提供一光罩，光罩包括一遮光部及一灰阶透光部，灰阶透光部的透光率从遮光部往远离遮光部的方向渐增，灰阶透光部定义一开孔的外形；使用光线透过光罩照射负型介电材料，以于该负型介电材料中定义该开孔的外形；对该负型介电材料进行显影制程，以形成一具有开孔的负型介电层，其中开孔露出导电层的一部分，且开孔具有一最小内径、一顶部内径及一底部内径，最小内径位于底部内径与顶部内径之间，开孔的最小内径的区域对应遮光部的区域，而开孔的底部内径的区域对应遮光部与灰阶透光部的共同区域；以及，形成一电性接点于开孔内。
[0006]为让本发明的上述内容能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下:
【附图说明】
[0007]图1绘示依照本发明一实施例的半导体封装件的剖视图。
[0008]图2绘示依照本发明另一实施例的半导体封装件的剖视图。
[0009]图3绘示依照本发明另一实施例的半导体封装件的剖视图。
[0010]图4绘示依照本发明另一实施例的半导体封装件的剖视图。
[0011]图5A至5E绘示图1的半导体封装件的制造过程图。
[0012]图6绘示图3的半导体封装件的制造过程图。
[0013]图7绘示依照本发明另一实施例的光罩的透光率曲线图。
[0014]【主要元件符号说明】
[0015]100、200、300、400:半导体封装件
[0016]10:光罩
[0017]11:遮光部
[0018]12:灰阶透光部
[0019]110:芯片
[0020]IlOu:主动面
[0021]120:导电层
[0022]130:负型介电层
[0023]130’:负型介电材料
[0024]130a:开孔
[0025]130al:开口
[0026]130w:内侧壁
[0027]130u:上表面
[0028]131,331:开孔突出部
[0029]131’、132’:部分材料
[0030]132:卡合凹部
[0031]140:电性接点
[0032]141:卡合部
[0033]142:突出部
[0034]C1、C2:虚线
[0035]Db’:区域
[0036]DL:下部内径
[0037]Dm:最小内径
[0038]Dt:顶部内径
[0039]Db:底部内径
[0040]H1、H2:突出长度
[0041]L:光线
[0042]S1:透光率曲线
[0043]ST1、ST2:应力分布
[0044]T0:初始透光率
[0045]X。、Xl:距离
【具体实施方式】
[0046]请参照图1，其绘示依照本发明一实施例的半导体封装件的剖视图。半导体封装件100包括芯片110、导电层120、负型介电层130及至少一电性接点140。
[0047]芯片110具有主动面110u，导电层120形成并电性连接于主动面110u。导电层120包括至少一接垫及/或至少一走线。一实施例中，导电层120可以是重布线路层(Redistribut1n Layer, RDL),其为单一化后的芯片110重新分布于载板(未绘示)上后形成。另一实施例中，导电层120亦可于芯片单一化前就形成于晶圆(wafer)上。
[0048]负型介电层130是半导体封装件100的最外层结构或最外层介电层，其覆盖导电层120且具有至少一开孔130a。开孔130a露出导电层120的一部分，可使电性接点140电性连接于露出的导电层120。
[0049]由于负型介电层130的负型光阻特性，故可形成具有曲面轮廓的内侧壁的开孔130a。本实施例中，开孔130a的内侧壁130w往开孔130a的中间区域突出，而形成开孔突出部131。往俯视方向看去，开孔突出部131呈封闭环形。开孔突出部131与底部内径Db之间形成卡合凹部132，电性接点140的部分材料卡住于卡合凹部132内，可避免电性接点140轻易脱离开孔130a，进而避免造成电性接点140断裂，进一步提升可靠度。
[0050]开孔130a具有最小内径Dm、顶部内径Dt及底部内径Db。最小内径Dm位于底部内径Db与顶部内径Dt之间，其为开孔突出部131的最小内径。底部内径Db指的是开孔130a的最底部的内径，或可说是开孔130a中露出导电层120的区域的内径。本实施例中，开孔130a的内径从底部内径Db之处往最小内径Dm之处的方向渐缩，而构成开孔突出部131，其具有一突出长度H1。
[0051]此外，在显影制程或烘烤制程中，负型介电层130中邻近开孔130a的开口 130al的材料收缩下陷，使开孔130a的内径从最小内径Dm之处往顶部内径Dt之处的方向渐扩。由于负型介电层130中邻近开口 130al的材料收缩下陷，使开口 130al的面积扩大。如此一来，在形成电性接点140的制程中，呈流动态的电性接点140可通过此扩大的开口 130al容易进入开孔130a内。本实施例中，顶部内径Dt大致上等于底部内径Db ;另一实施例中，可藉由设计光罩10 (图5B或图7)的透光率曲线SI，使顶部内径Dt大于或小于底部内径Db。
[0052]电性接点140为半导体封装件100的输出或输入接点。电性接点140例如是焊球。在电性接点140的制作工艺中，可采用例如是植球技术形成球状的锡焊料于开孔130a内，然后再藉由回焊制程(reflow)固化锡焊料，而形成电性接点140。另一实施例中，电性接点140也可以是导电柱及凸块。
[0053]电性接点140通过开孔130a电性连接于导电层120。电性接点140包括卡合部141及突出部142，其中卡合部141形成于开孔130a内，而突出部142突出于开孔130a。卡合部141的部分材料卡合于卡合凹部132内，使电性接点140受到负型介电层130的开孔突出部131的拘束，而更稳固地形成于开孔130a内。就应力分布而言，若省略开孔突出部131，则电性接点140承受的最大应力分布STl相当接近电性接点140与导电层120之间的接触面。反观本发明实施例，当电性接点140受力时(例如是半导体封装件100以电性接点140设于另一半导体封装件、基板或电路板过程中)，开孔突出部131可分担电性接点140的受力，使电性接点140承受的最大应力分布ST2往开孔突出部131的方向分布，进而可降低电性接点140与导电层120的接触面的应力。如此，可避免电性接点140受力后容易破坏且可提升电性接点140的可靠度。
[0054]虽然本实施例的半导体封装件100的电性接点140的数量是以一个为例说明，然其数量亦可以是二个或超过二个。
[0055]请参照图2，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件200包括芯片110、导电层120、负型介电层130及电性接点140。负型介电层130具有至少一开孔130a，开孔130a露出部分导电层120。
[0056]开孔130a的内侧壁130w往开孔130a的中间区域突出，而形成开孔突出部131。相较于图1，本实施例的开孔突出部131的突出长度H2比图2的开孔突出部131的突出长度Hl短，如此可增加开孔130a的容积，以容纳更多电性接点140的材料。本实施例的较短的开孔突出部131可藉由设计光罩透光率完成，此容后于制程说明中描述。
[0057]请参照图3，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件300包括芯片110、导电层120、负型介电层130及电性接点140。负型介电层130具有至少一开孔130a，开孔130a露出部分导电层120。
[0058]本实施例中，开孔130a具有下部内径Dlj,其介于底部内径Db之处与最小内径Dm之处之间。开孔130a的内径从底部内径Db往下部内径的方向渐扩，然后从下部内径往最小内径Dm的方向渐缩，如此使开孔130a的内侧壁130w形成二开孔突出部131及331，其中开孔突出部131与331之间形成卡合凹部132。电性接点140的卡合部141形成于卡合凹部132内，使电性接点140更稳固地形成于开孔130a内。
[0059]请参照图4，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件400包括芯片110、导电层120、负型介电层130及电性接点140。负型介电层1