图3A中所示，主体区域320布置在漂移区带260之上。在所示图平面的 前面或后面布置栅极沟槽312。与第一表面110邻接的源极区域330通过源极接触部（在 该截面图中未示出）与源极电极340连接。III与III'之间的截面图的位置从图3B可以 看出。
[0042] 图3B示出图3A中所示图示的截面图，其中，图3B中所示的截面图在I与I'之间 被测绘，正如图3A中标出的那样。如从图3B中可以看到的那样，栅极电极315垂直于漂移 区沟槽420延伸。源极区域330和主体区域320可以分别条状布置，其中，条垂直于栅极电 极315延伸。
[0043] 但依据图3C中所示的构型，也可以仅源极区域330与第一表面310邻接。图3D 示出II与II'之间的结构的截面图，也如图3A中所示。正如可以看到的那样，具有半导体 材料425的漂移区带260与桥形接片125交替地布置。
[0044]下面描述用于制造图1中所示的半导体装置的方法。在第二导电型的衬底基层 100上方外延生长第一导电型120的单结晶半导体层。例如，衬底基层100可以是强n+掺 杂的半导体晶片。可选地，衬底基层100也可以是n-掺杂的半导体晶片，具有与第二表面 115邻接的较高掺杂的区域。在衬底基层100的第一表面上，外延生长第一导电型的层，例 如P掺杂的娃。例如，生长的层可以具有30至60ym，例如40ym的层厚。可选地，在该层 120内可以设置较高掺杂的层130。例如，层130可以通过在外延生长时提高掺杂物浓度产 生。但可替换地，层130也可以通过有针对性的注入产生。也可以设想两种方法的组合，以 调整所希望的掺杂物浓度。特别是在使用以光刻方式产生的掩模情况下可以这样实施注入 法，使得具有掩埋的层130的区域仅存在于单元场的内部中，而在单元场的边缘处不存在 掩埋的掺杂的层130。掩埋的掺杂的层130大约可以存在于外延生长的层120中心内。但 是向上或向下的偏差也是可能的。作为结果，存在具有第一表面110和第二表面115的衬 底150。第一导电型的第一区域120与第一表面110邻接，并且第二导电型的区域与第二表 面115邻接。
[0045] 图4A示出半导体衬底的例子。随后在第一表面110上方构造硬掩模层。硬掩模 410例如可以包含氧化硅层或氮化硅层或这些层的组合。当然，也可以使用其他硬掩模材 料。硬掩模在施加光致抗蚀剂层420之后被结构化。例如，硬掩模层410可以在使用条图 案的情况下被结构化。在此，这些条可以具有〇. 5ym至10ym的栅格宽度（Rasterweite)。 相邻硬掩模条之间的开口可以具有约一半栅格宽度的宽度。相邻硬掩模条之间典型的开口 宽度相应地约为200nm至5ym。
[0046] 图4B示出得出的结构的例子的视图。接着，漂移区沟槽420在使用硬掩模410作 为蚀刻掩模的情况下被蚀刻。例如可以使用干式蚀刻法，例如反应性离子蚀刻作为蚀刻法。 经蚀刻的漂移区沟槽420具有约40至50ym的深度，这例如对于600V的截止电压来说是 常见的。漂移区沟槽420这样被蚀刻，使得其达到基层100并与该基层连接。蚀刻可以这 样实施，使得使漂移区沟槽的底部成圆形，如图4C中所示。这例如可以通过蚀刻法将近结 束时进行各向同性的蚀刻、通过表面处理或通过构造氧化层（例如通过热氧化）和用于蚀 刻所沉积的氧化层的后续步骤进行。如前面描述的那样，漂移区沟槽可以以任意的几何形 状实施，例如作为具有任意横截面的空隙、细长的空隙或在一定长度上在垂直于所示截面 图的第二方向上延伸的沟槽。
[0047] 随后第二导电型的半导体材料在漂移区沟槽420中外延生长。在此，半导体材料 可以要么通过选择性外延法施加，由此防止外延生长的材料也在硬掩模层410上生长。可 替换地，半导体材料也可以非选择性地生长。在这种情况下，硬掩模层410上方的半导体材 料随后例如可以通过CMP法（化学-机械抛光）去除。第二导电型的半导体材料就地在生 长期间被掺杂。在此，将掺杂物浓度调整得低于基层100的掺杂物浓度。漂移区沟槽420 内的层可以以变化的掺杂物浓度生长，其中，掺杂物浓度有针对性地这样调整，使得得出预 先给定的掺杂分布图。依据一个例子，首先可以将较高掺杂的层一致地沉积和随后填充较 低掺杂的材料。由此得出水平变化的掺杂物浓度。如果例如在适合地沉积半导体层之后 实施诸如PLAD(plasmaassisteddoping(等离子体辅助掺杂））的各向同性掺杂法，其中 通过该各向同性掺杂法调整沟槽壁处的掺杂物浓度，并随后填充具有更低掺杂物浓度的材 料，也得出水平变化的掺杂物分布图。依据另一个例子，掺杂物浓度在下沟槽区域中也可以 高于在上部沟道区域中。由此可以均衡例如能够通过蚀刻法得出的沟槽宽度的变化。总体 上掺杂物浓度应这样测定，即在通过邻接的第一区域120的相反极性的载流子补偿漂移区 260中的载流子之后在漂移区260中剩余数量的载流子、也就是贫化电荷导致与电压等级 相应的击穿电压。
[0048] 图4D示出得出的结构的例子的截面图。如所示，现在漂移区沟槽420用第二导电 型的半导体材料425填充并形成漂移区带260。在相邻的漂移区沟槽420之间布置由第一 导电型的半导体材料形成的桥形接片125。为构造依据图1中所示的实施方式的栅极电极， 沟槽填料425的上部部分随后回蚀。在此，结构化的硬掩模410的残余部分仍存在于半导 体衬底150的第一表面110上。沟槽开口 430可以被构成直至0. 5至2ym的深度。
[0049] 图4E示出得出的结构的例子。
[0050] 依据该方法的另一种构型，用于回蚀的方法可以包含各向同性的蚀刻步骤或在氧 化物的回蚀之后的热氧化步骤。由此为形成扩展的沟槽区域213可以扩展上部沟槽区域。 依据另一种实施方式，蚀刻参数可以这样调整，使得得出的沟槽区域214在该得出的沟槽 区域214碰触漂移区沟槽420的部位处具有比漂移区沟槽更小的直径。例如，沟槽区域214 可以向漂移区沟槽逐渐变细。通过用于构造主体区域220的随后的离子注入步骤，邻接的 桥形接片125中的掺杂分布图得到均衡，如例如在图2C中图解的那样。
[0051] 依据另一种构型，为制造图2D中所示的实施方式从图4D出发，可以形成由适当材 料、例如选择性地相对硬掩模410的材料可蚀刻的材料制成的间隔物，例如通过该材料的 一致的沉积和随后各向异性的蚀刻步骤。由此降低通过产生的硬掩模410暴露的开口的直 径。随后在使用这种硬掩模的情况下可以进行用于产生沟槽开口 430的蚀刻步骤。通过用 于限定主体区域220的稍后的掺杂步骤，与得出的沟槽开口邻接的不希望的掺杂分布图被 均衡。
[0052] 为制造图3中所示的实施方式，可替换地可以去除硬掩模410的残余部分和随后 以光刻方式限定垂直于漂移区沟槽420延伸的沟槽。随后可以类似于图4E中所示的蚀刻 法进行蚀刻。用于制造栅极电极的后续步骤在此是相同的。
[0053] 接着例如通过热氧化形成栅极电介质210。栅极电介质210的层厚可以为10至 100nm。随后将导电材料，例如掺杂的多晶硅填入沟槽开口 430中。随后实施光刻步骤，以 便对沉积的多晶硅进行结构化。可替换地，多晶硅也可以非结构化地被回蚀。
[0054] 图4F示出得出的结构的截面图。如所示，现在栅极电极215布置在漂移区沟槽 420的上部区域处。
[0055] 随后实施离子注入法用以构造主体区域220。主体区域220可替换地也可以在其 他处理阶段中构造。例如，它们可以在对漂移区沟槽420中的单结晶材料425回蚀之前或 也在蚀刻漂移区沟槽之前构造。准确的时间点可以根据通过具体的半导体装置给出的要求 选取。在此，这些区域用第一导电型的掺杂物掺杂，以便设置比在区域120中更高的掺杂物 浓度。相应的掺杂步骤也为制造图3中所示的结构被实施。因为主体区域220、320的掺杂 物浓度显著高于半导体材料425的掺杂物浓度，所以沟槽420内的掺杂（Dotierung)通过 主体区域320的掺杂覆盖（Uberdecken