半导体封装及其制造方法

半导体封装及其制造方法
【技术领域】
[0001]本发明构思涉及半导体封装，更具体地，涉及具有包括穿透硅通孔(TSV)的芯片的半导体封装以及制造该半导体封装的方法。
【背景技术】
[0002]通常，对晶片进行各种半导体工艺以形成多个半导体芯片。然后，对晶片进行封装工艺使得半导体芯片安装在印刷电路板(PCB)上，于是，形成多个半导体封装。所得的半导体封装可以包括半导体芯片、其上安装半导体芯片的PCB、用于电连接半导体芯片和PCB的接合线或凸块(bump)以及用于密封半导体芯片的密封剂。
[0003]近来，随着半导体芯片的集成度提高，半导体芯片的芯片尺寸减小，从而减小包括该半导体芯片的半导体封装的尺寸。例如，已经发展半导体芯片尺寸的芯片级封装(chipscale package, CSP)和晶片级封装(WLP)以减小半导体封装的尺寸。此外，还发展了其中封装堆叠在封装上的层叠封装(POP)以及其中整个系统被包括在单个芯片或单个封装中的芯片上系统(SOC)或系统级封装(SIP)。

【发明内容】

[0004]本发明构思中的一些提供包括具有穿透硅通孔(TSV)的芯片的高可靠且更薄的半导体封装，其减轻或防止在最上面的芯片发生破裂。
[0005]本发明构思中一些还提供制造该半导体封装的方法。
[0006]根据本发明构思的示例实施方式，一种半导体封装包括:基板；第一芯片，堆叠在基板上，第一芯片包括多个穿透硅通孔(TSV);最上面的芯片，堆叠在第一芯片上，最上面的芯片的厚度大于第一芯片的厚度；第一间隙填充部分，覆盖最上面的芯片的侧表面的至少一部分同时填充第一芯片与最上面的芯片之间的空间；以及密封剂，用于密封第一芯片、最上面的芯片和第一间隙填充部分。
[0007]第一间隙填充部分可以覆盖第一芯片的侧表面的至少一部分(例如，第一芯片的侧表面的一部分或第一芯片的整个侧表面)。
[0008]第一间隙填充部分可以不覆盖最上面的芯片的上表面或者可以不存在于最上面的芯片的上表面上。
[0009]第一间隙填充部分可以包括具有熔化效应的不导电粘合剂或不导电带。
[0010]半导体封装还可以包括:多个焊盘，在第一芯片的上表面上，多个焊盘电连接到TSV;和多个连接构件，设置在最上面的芯片的下表面上，所述多个连接构件联接到所述多个焊盘。第一间隙填充部分可以填充所述多个连接构件之间的空间。
[0011]最上面的芯片可以不包括TSV。
[0012]最上面的芯片的上表面可以被密封剂暴露。
[0013]第一芯片的水平截面大于最上面的芯片的水平截面，第一间隙填充部分可以覆盖第一芯片的边缘部分的上表面，该边缘部分可以从最上面的芯片的侧表面突出。
[0014]第一芯片可以通过基板连接构件堆叠在基板上，第一芯片和基板之间的空间可以用底填充物和密封剂中的至少一种填充。
[0015]半导体封装还可以包括设置在第一芯片和最上面的芯片之间的至少一个第二芯片，该至少一个第二芯片包括多个TSV。
[0016]第一芯片和第二芯片之间的空间可以用第二间隙填充部分填充，第二间隙填充部分可以覆盖第一芯片的侧表面和所述至少一个第二芯片的侧表面中的至少一部分(例如，所述至少一个第二芯片的侧表面的一部分或整个侧表面)。
[0017]半导体封装还可以包括在最上面的芯片的上表面上的热界面材料(??Μ)和散热片，最上面的芯片的上表面被密封剂暴露。
[0018]根据本发明构思的示例实施方式，一种半导体封装可以包括:第一芯片，包括多个穿透硅通孔(TSV);多个第一连接构件，在第一芯片的下表面上并电连接到TSV;最上面的芯片，堆叠在第一芯片上；第二连接构件，在最上面的芯片的下表面上并联接到TSV，最上面的芯片的厚度大于第一芯片的厚度；第一间隙填充部分，覆盖最上面的芯片的侧表面的至少一部分同时填充第一芯片和最上面的芯片之间的空间；以及密封剂，用于密封第一芯片、最上面的芯片和第一间隙填充部分。
[0019]第一芯片的水平截面可以大于最上面的芯片的水平截面，第一间隙填充部分可以覆盖第一芯片的边缘部分的上表面，该边缘部分可以从最上面的芯片的侧表面突出。
[0020]最上面的芯片的上表面可以被密封剂暴露，密封剂覆盖最上面的芯片的侧表面中的至少一个的至少一部分(例如，第一芯片的侧表面的一部分或第一芯片的整个侧表面)，密封剂的下表面可以形成与第一芯片的下表面基本上相同的平面。
[0021]半导体封装还可以包括设置在第一芯片和最上面的芯片之间的至少一个第二芯片，该至少一个第二芯片包括多个TSV，其中第一芯片和第二芯片之间的空间用第二间隙填充部分填充，第二间隙填充部分覆盖第一芯片的侧表面和该至少一个第二芯片的侧表面中的至少一个的至少一部分。
[0022]半导体封装还可以包括基底基板，在基底基板的下表面上包括外连接构件，基底基板具有通过所述多个第一连接构件安装在其上的第一芯片和最上面的芯片。
[0023]基底基板的尺寸可以大于第一芯片的尺寸，密封剂的下表面可以接合到基底基板的边缘部分上。
[0024]基底基板可以是印刷电路板(PCB)、内插式基板和半导体芯片中的任一个。
[0025]根据本发明构思的示例实施方式，一种制造半导体封装的方法可以包括:制备包括多个第一芯片的第一晶片，所述多个第一芯片的每个包括多个穿透硅通孔(TSV)和多个第一连接构件，所述多个第一连接构件在所述多个第一芯片的每个的下表面上并连接到TSV;制备包括多个第二芯片的第二晶片，所述多个第二芯片的每个不包括TSV但是包括多个第二连接构件，所述多个第二连接构件设置在所述多个第二芯片的每个的下表面上；将第一晶片的所述多个第一芯片分离成单独的第一芯片以及将第二晶片的所述多个第二芯片分离成单独的第二芯片；将至少一个单独的第一芯片堆叠在基板上；通过将至少一个单独的第二芯片堆叠在堆叠于基板上的所述至少一个单独的第一芯片上而形成堆叠结构；以及用密封剂密封堆叠结构。在形成堆叠结构时，间隙填充材料可以在所述至少一个单独的第一芯片之间溢出以覆盖第二芯片的侧表面的至少一部分。
[0026]该方法还可以包括，在制备第二晶片之后，将具有熔化效应的间隙填充材料层涂覆在第二晶片上以覆盖所述多个第二连接构件。
[0027]该方法还可以包括:形成堆叠结构包括在基板上形成多个堆叠结构；密封堆叠结构包括密封所述多个堆叠结构；以及在密封之后将密封的多个堆叠结构划分为每个包括至少一个堆叠结构的单独封装。
[0028]堆叠结构的密封可以包括以下其中之一:密封堆叠结构以暴露最上面的芯片的上表面以及在密封堆叠结构之后研磨最上面的芯片和密封剂以暴露最上面的芯片的上表面之一O
[0029]该方法还可以包括；在将所述至少一个单独的第一芯片堆叠在基板上之后，在堆叠的第一芯片上进一步堆叠一个或多个单独的第一芯片，其中形成堆叠结构包括通过在所堆叠的第一芯片中的最上面的一个上堆叠第二芯片而形成堆叠结构。
[0030]根据本发明构思的示例实施方式，一种制造半导体封装的方法包括:制备包括多个第一芯片的晶片，每个第一芯片包括多个穿透硅通孔(TSV);通过在对应的第一芯片的上表面上堆叠多个最上面的芯片而形成多个堆叠结构，每个最上面的芯片比第一芯片中的对应一个厚；通过使用内部密封剂密封晶片上的所述多个堆叠结构；将密封的多个堆叠结构划分成单独的中间封装，每个中间封装包括一个堆叠结构；将中间封装中的至少一个堆叠在基板上；用外部密封剂密封该至少一个中间封装。在形成所述多个堆叠结构时，间隙填充材料层可以在每个最上面的芯片与第一芯片中的相应一个之间溢出并可以覆盖最上面的芯片的侧表面的至少一部分。
[0031]根据本发明构思的示例实施方式，一种半导体封装包括:第一芯片，一个堆叠在另一个上，每个第一芯片包括多个穿透硅通孔(TSV);至少一个第二芯片，在第一芯片上；间隙填充部分，覆盖所述至少一个第二芯片的侧表面的至少一部分而不覆盖所述至少一个第二芯片的上表面；以及密封剂，用于密封第一芯片、所述至少一个第二芯片和间隙填充部分。
[0032]所述至少一个第二芯片可以比第一芯片中紧接在其下面的一个厚。
[0033]所述至少一个第二芯片可以具有通过切除工艺形成的上表面，该上表面可以配置为与密封剂的上表面共面并被密封剂暴露。
[0034]半导体封装还可以包括散热片，散热片联接到在其上表面上的所述至少一个第二芯片。
[0035]第一芯片中的一些的水平截面可以大于所述至少一个第二芯片的水平截面。
【附图说明】
[0036]图1是根据本发明构思的示例实施方式的半导体封装的截面图；
[0037]图2至图15是根据本发明构思的其它示例实施方式的半导体封装的截面图，每个半导体封装具有不同于图1的半导体封装的结构；
[0038]图16是更详细地示出包括TSV的芯片的截面图，其用于图1至图15的半导体封装；
[0039]图17A是示出包括多个芯片的第一晶片的透视图，每个芯片包括TSV ；
[0040]图17B是示出包括多个最上面的芯片的第二晶片的透视图，每个最上面的芯片不包括TSV ；
[0041]图18A是沿图17A的线Ι-Γ截取的截面图；
[0042]图18B是沿图17B的线11-11’截取的截面图；
[0043]图19至图22是示出根据本发明构思的示例实施方式的制造图1的半导体封装的方法的截面图；
[0044]图23是截面图，示出根据本发明构思的示例实施方式的图19的工艺的变型示例，用于实现图7的半导体封装；
[0045]图24是截面图，示出根据本发明构思的示例实施方式的在图21的工艺之后额外进行以实现图6的半导体封装的工艺；
[0046]图25是截面图，示出根据本发明构思的示例实施方式的图20的工艺的变型示例，用于实现图10或图11的半导体封装；
[0047]图26是示出根据本发明构思的示例实施方式的最上面的芯片(其中不包括TSV)堆叠在晶片的每个芯片(晶片包括每个均包括TSV的芯片)上的原理的示意图；
[0048]图27至图31是根据本发明构思的示例实施方式的制造图14的半导体封装的方法的截面图；
[0049]图32是示出在根据本发明构思的示例实施方式的制造半导体封装的工艺中的暴露的模塑底部填充(exposed molded underfill，e_MUF)工艺的概念图；
[0050]图33是根据本发明构思的另一示例实施方式的半导体封装的截面图；
[0051]图34是包括根据本发明构思的一个或多个示例实施方式的半导体封装的存储卡的框图；
[0052]图35是包括根据本发明构思的一个或多个示例实施方式的半导体封装的电子系统的框图；以及
[0053]图36是根据本发明构思的一个或多个示例实施方式的半导体封装应用到其上的电子装置的透视图。
【具体实施方式】
[0054]在下文，将参照附图更充分地描述本发明构思中的一些，附图中示出本发明构思的各种示例实施方式。
[0055]然而，本公开可以以多种不同的形式实施，而不应被解释为限于这里阐述的实施方式。而是，提供这些实施方式是为了使本公开透彻和完整，并将本发明构思的范围充分传达给本领域的普通技术人员。
[0056]在整个说明书中，还将理解，当称一个元件“连接到”另一元件时，它可以直接连接到其他元件，或者还可以存在居间元件。类似地，还将理解，当称一元件在另一元件“上”时，它可以直接在另一元件上，或者还可以存在居间元件。此外，在附图中，为了清晰，元件的结构或尺寸被夸大，并且其重复的描述被省略。相同的附图标记在附图中指代相同的元件。
[0057]将理解，虽然这里可以使用术语第一、第二、第三等描述各种元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应受到这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区别开。因此，以下讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分，而没有背离示例实施方式的教导。
[0058]为便于描述，这里可以使用诸如“在…之下”、“在…下面”、“下”、“在…之上”、“上”
等空间关系术语来描述如图中所示的一个元件或特征与另一个(些)元件或特征之间的关系。将理解，空间关系术语是用来概括除附图所示的取向之外器件在使用或操作中的不同取向。例如，如果附图中的器件翻转过来，则被描述为“在”其他元件或特征“之下”或“下面”的元件将会取向为在其他元件或特征“上方”。因此，示例性术语“在…下面”能够涵盖之上和之下两种取向。器件可以采取其他取向(旋转90度或在其他取向)，这里所用的空间相对描述符被相应解释。
[0059]这里所用的术语仅是为了描述特定实施方式的目的，并非要限制示例实施方式。如这里所用的，除非上下文另有明确表述，否则单数形式“一”和“该”也意欲包括复数形式。还将理解，术语“包括”和/或包含”，当在本说明书中使用时，表明所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或其组的存在或增加。
[0060]这里参照截面图描述了示例实施方式，这些截面图为理想化的示例实施方式(和中间结构)的示意图。因而，由例如制造技术和/或公差引起的图示形状的变化是可能发生的。因此，示例实施方式不应被解释为限于这里示出的区域的特定形状，而是将包括由例如制造引起的形状偏差。例如，被示为矩形的注入区将通常具有倒圆或弯曲的特征和/或在其边缘处的注入浓度的梯度而不是从注入区到非注入区的二元变化。类似地，通过注入形成的埋入区可以导致在埋入区和通过其发生注入的表面之间的区域中的某些注入。因此，附图中示出的区域本质上是示意性的，它们的形状并不旨在示出器件的区域的实际形状，并且不旨在限制示例实施方式的范围。还应注意，在某些可选的实施方式中，提到的功能/动作可以不按附图中提到的次序发生。例如，取决于所涉及的功能/动作，依次示出的两个图可以实际上基本上同时发生或者可以有时按相反的次序发生。
[0061 ] 尽管一些截面图的对应平面图和/或透视图可能没有被示出，但是这里示出的器件结构的截面图提供对多个器件结构的支持，该多个器件结构将如平面图中所示地沿两个不同的方向延伸，和/或如透视图中所示地在三个不同的方向上延伸。该两个不同的方向可以彼此垂直或者可以彼此不垂直。该三个不同的方向可以包括可正交于该两个不同的方向的第三方向。多个器件结构可以被集成在相同的电子器件中。例如，当器件结构(例如，存储单元结构或晶体管结构)在截面图中示出时，电子器件可以包括多个器件结构(例如，存储器单元结构或晶体管结构)，如将由电子器件的平面图所示的。多个电子器件结构可以布置成阵列和/或二维图案。
[0062]除非另行定义，这里使用的所有术语(包括技术术语和科学术语)将像本发明构思所属领域内的通常的那样被理解。还将理解的是，通常使用的术语也应该像其在相关领域内的通常的那样被解释，而不应被解释为理想化的或过度形式化的意义，除了这里加以明确限定。这里使用的术语仅是为了本发明构思的说明的目的，而不应当被解释为限制由权利要求书限定的本发明构思的含义或范围。
[0063]在下文，将参照附图更详细地说明一些示例实施方式。
[0064]图1是根据本发明构思的实施方式的半导体封装1000的截面图。
[0065]参照图1，半导体封装1000可以包括第一芯片100、第二芯片200、基板300、间隙填充部分400以及密封剂500。
[0066]第一芯片100可以包括主体110、互连层120、穿透硅通孔(TSV) 130、基板连接构件140以及上保护层150。第一芯片100可以形成在有源晶片上或形成在内插式基板(interposer substrate)上。有源晶片被称为晶片(例如，娃晶片)，其上可以形成半导体芯片。
[0067]当第一芯片100形成在有源晶片上时，主体110可以包括例如半导体基板(未示出)、集成电路层(未示出)以及层间绝缘层(未示出)。互连层120可以包括例如金属间绝缘层(未示出)以及在金属间绝缘层中的多层互连层(未示出)。尽管第一芯片100形成在有源晶片上，但是第一芯片100可以仅包括半导体基板，并且可以不包括诸如集成电路层、层间绝缘层、金属间绝缘层等的元件。
[0068]半导体基板可以包括例如IV族材料晶片或II1-V族化合物晶片。此外，根据形成方法，半导体晶片可以是单晶晶片，例如单晶硅晶片。然而，半导体晶片不限于单晶晶片。也就是说，各种晶片例如外延晶片、抛光晶片、退火晶片或绝缘体上硅(SOI)晶片可以用作半导体基板。外延晶片指的是通过在单晶硅晶片上生长晶体材料而获得的晶片。
[0069]当第