半导体封装件及其半导体结构的制作方法
【技术领域】
[0001]本发明涉及一种三维(3D)晶片堆叠技术，尤指一种堆叠元件式半导体封装件及其半导体结构。
【背景技术】
[0002]随着半导体封装技术的演进,半导体装置(Semiconductor device)已开发出不同的封装型态。覆晶技术由于具有缩小晶片封装面积及缩短讯号传输路径等优点，目前已经广泛应用于晶片封装领域，例如晶片尺寸构装(Chip Scale Package, CSP)、晶片直接贴附封装(Direct Chip Attached, DCA)以及多晶片模组封装(Mult1-Chip Module, MCM)等型态的封装模组，均可以利用覆晶技术而达到封装的目的。
[0003]由于电子产品的微小化以及高运作速度需求的增加，而为提高单一半导体封装结构的性能与容量以符合电子产品小型化的需求，半导体封装件采用多晶片模组化(Multichip Module)的技术乃成一趋势，以藉此将两个或两个以上的半导体晶片组合在单一封装结构中，以缩减电子产品整体电路结构体积，并提升电性功能。也就是，多晶片封装结构可藉由将两个或两个以上的晶片组合在单一封装结构中，来使系统运作速度的限制最小化。此外，多晶片封装结构可减少晶片间连接线路的长度而降低讯号延迟以及存取时间。
[0004]常见的多晶片封装结构为采用并排式(side-by-side)多晶片封装结构，其通过将两个以上的晶片彼此并排地安装于一共同基板的主要安装面。
[0005]如图1所示，一半导体基板10具有相对的第一表面1a与第二表面10b、及多个连通该第一表面1a及第二表面1b的导电穿孔100,于该第一表面1a与该导电穿孔100上形成至少一线路重布层(Redistribut1n layer, RDL)104,且该线路重布层104电性连接该导电穿孔100，而最外层的线路重布层104具有多个第一电性连接垫101与多个第二电性连接垫102。此外，一第一半导体元件11藉由多个第一导电元件110以覆晶方式设于该些第一电性连接垫101上，且一第二半导体元件12藉由多个第二导电元件120以覆晶方式设于该些第二电性连接垫102上，使该第一半导体元件11与该第二半导体元件12间隔地并排。又，形成底胶14于该半导体基板10的第一表面1a上，以包覆该第一及第二导电兀件110， 120。
[0006]然而，现有半导体封装件I中，若欲达成现今终端产品的需求，需并排更多半导体元件，该半导体基板10的面积将随的增加，致使封装成本过高，且该半导体封装件I的尺寸过大，因而无法符合轻、薄、短、小的需求。
[0007]因此，如何克服现有技术中的问题，实已成目前亟欲解决的课题。
【发明内容】
[0008]鉴于上述现有技术的缺失，本发明的目的为提供一种半导体封装件及其半导体结构，使该半导体基板的面积无需增加，以符合轻、薄、短、小的需求。
[0009]本发明的半导体结构，包括:半导体基板，其具有多个第一电性连接垫与多个第二电性连接垫；多个第一导电元件，其分别设于该些第一电性连接垫上；以及多个第二导电元件，其分别设于该些第二电性连接垫上，且该第二导电元件的高度大于该第一导电元件的高度。
[0010]本发明还提供一种半导体封装件，其包括:半导体基板，其具有多个第一电性连接垫与多个第二电性连接垫；第一半导体元件，其设于该些第一电性连接垫上，且电性连接该些第一电性连接垫；以及第二半导体元件，其设于该些第二电性连接垫上，且电性连接该些第二电性连接垫，该第二半导体元件并间隔地位于该第一半导体元件之上。
[0011 ] 前述的半导体封装件中，该第一半导体元件藉由多个导电元件设于该些第一电性连接垫上。
[0012]前述的半导体封装件中，该第二半导体元件藉由多个导电元件设于该些第二电性连接垫上。
[0013]前述的半导体封装件中，该第一半导体元件藉由多个第一导电元件设于该些第一电性连接垫上，且该第二半导体元件藉由多个第二导电元件设于该些第二电性连接垫上，该第二导电元件的高度大于该第一导电元件的高度。
[0014]前述的半导体封装件中，该第二半导体元件的垂直投影面积大于该第一半导体元件的垂直投影面积。
[0015]前述的半导体封装件中，还包括封装材，其设于该半导体基板上，以包覆该第一及第二半导体元件。
[0016]前述的半导体封装件及其半导体结构中，该些第二电性连接垫围绕于该些第一电性连接垫的外围。
[0017]前述的半导体封装件及其半导体结构中，该第二导电元件的宽度大于该第一导电元件的宽度。
[0018]另外，前述的半导体封装件及其半导体结构中，该半导体基板上还具有多个第三电性连接垫，且还包括多个第三导电元件，其设于该些第三电性连接垫上，例如，该第三导电元件的高度大于第二导电元件的高度。因此，至少一第三半导体元件设于该些第三电性连接垫上并电性连接该些第三电性连接垫，且该第三半导体元件间隔地位于该第二半导体元件之上，又当该第三半导体元件为多个时，该些第三半导体元件相互间隔地堆叠于彼此之上。
[0019]由上可知，本发明半导体封装件及其半导体结构，藉由垂直式的堆叠方法以增加半导体元件的数量，以堆叠不同大小、不同功能的半导体元件于另一半导体元件上，使该半导体基板的面积无需增加，所以相较于习知技术的并排式，本发明不仅能降低封装成本，且能缩小该半导体封装件的尺寸，以符合轻、薄、短、小的需求。
【附图说明】
[0020]图1为现有半导体结构的剖视示意图；
[0021]图2A至图2C为本发明半导体封装件的制法的第一实施例的剖视示意图；以及
[0022]图3A至图3C为本发明半导体封装件的制法的第二实施例的剖视示意图；其中，图3C’为图3C的另一实施例。
[0023]主要组件符号说明
[0024]1、3、3’、3’’半导体封装件
[0025]10、20半导体基板
[0026]10a、20a第一表面
[0027]10b,20b第二表面
[0028]100>200导电穿孔
[0029]101、201第一电性连接垫
[0030]102,202第二电性连接垫
[0031]104、204线路重布层
[0032]11,21第一半导体元件
[0033]110、210、205a第一导电兀件
[0034]12,22第二半导体元件
[0035]120,220,205b第二导电元件
[0036]14底胶
[0037]2、2’、2’’半导体结构
[0038]203第三电性连接垫
[0039]23、23’第三半导体元件
[0040]230,205c第三导电元件
[0041]24封装材
[0042]305铜柱
[0043]A、B、C垂直投影面积
[0044]D、W、T宽度
[0045]H、h、L、R、r、t高度。
【具体实施方式】
[0046]以下藉由特定的具体实施例说明本发明的实施方式，熟悉此技艺的人士可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
[0047]须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用于配合说明书所揭示的内容，以供熟悉此技艺的人士的了解与阅读，并非用于限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”、“第三”及“一”等用语，也仅为便于叙述的明了，而非用于限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
[0048]图2A至图2C为本发明半导体封装件3的制法的第一实施例的剖视示意图。
[0049]如图2A所示，提供一半导体结构2，其具有一相对的第一表面20a及第二表面20b的半导体基板20，该半导体基板20的第一表面20a上具有多个第一电性连接垫201与多个第二电性连接垫202，且形成预焊锡材的第一导电元件205a与第二导电元件205b于该些第一电性连接垫201与第二电性连接垫202上。
[0050]于本实施例中，该半导体基板20具有多个连通该第一表面20a及第二表面20b的导电穿孔200。例如，该半导体基板20为硅基板时，该导电穿孔200为导电硅穿孔(Through-siIicon via, TSV)。
[0051]此外，于该第一表面20a与该导电穿孔200上形成至少一线路重布层(Redistribut1n layer, RDL)204,且该线路重布层204电性连接该导电穿孔200,而最外层的线路重布层204具有该些第一电性连接垫201与第二电性连接垫202。
[0052]又，该些第二电性连接垫202围绕于该些第一电性连接垫201的外围。
[0053]另外，该第二导电元件205b的高度h大于该第一导电元件205a的高度t。
[0054]如图2B所示，分别设置一第一半导体元件21与一第二半导体元件22于该些第一电性连接垫201与第二电性连接垫202上，且该第一半导体元件21电性连接该些第一电性连接垫201，该第二半导体元件22电性连接该些第二电性连接垫202。
[0055]于本实施例中，该第一半导体元件21藉由多个另一第一导电元件210 (包含该第一导电元件205a)以覆晶方式设于该些第一电性连接垫201上，且该第二半导体元件22藉由多个另一第二导电元件220 (包含该第二导电元件205b)以覆晶方式设于该些第二电性连接垫202上。
[0056]此外，该第二导电元件220的高度H大于该第一导电元件210的高度L，使该第二半导体元件22间隔地堆叠于该第一半导体元件21之上。
[0057]又，该第二导电元件220的宽度D大于该第一导电元件210的宽度W。