，接着请参照图3，在图形化导电层110以及未掺杂介电层112上形成一受掺杂介电层114。受掺杂介电层114的材质可为掺有掺质的四乙氧基娃烧(tetraethyl orthosilicate, TE0S)，如掺杂砷(As)、硼(B)、氟(F)或其他常用的掺质，但磷(P)掺质由于会吸收空气中的水而形成磷酸，有腐蚀金属层之虞，故不建议使用。在此实施例中，受掺杂介电层114可采用等离子体辅助化学气相沉积(PECVD)制作工艺或是常压化学气相沉积(APCVD)制作工艺等方式在未掺杂介电层112以及图形化导电层110上直接沉积掺有掺质的四乙氧基硅烷的方式形成。或者，在其他实施例中，受掺杂介电层114可以采用在未掺杂介电层112以及图形化导电层110上先沉积另一未掺杂介电层(未图示，其也可与下方的未掺杂介电层112 —体形成)，之后再进行离子注入制作工艺在该另一未掺杂介电层中掺入上述掺质的方式而形成。
[0034]在形成受掺杂介电层114后，接着请参照图4，在受掺杂介电层114上形成图形化光致抗蚀剂116。图形化光致抗蚀剂116中形成多个通孔117裸露出下方的受掺杂介电层114，该些通孔117用来在后续制作工艺中界定出受掺杂介电层114中的互连通孔图案，故通孔117的位置设定成会与下方的图形化导电层110重叠。需注意，在实作中，由于形成图形化光致抗蚀剂116时不可避免的叠层偏移(overlay shift)缘故,通孔117不可能完全精确地对位于吾人所设定的位置上。依照叠层偏移的轻重程度，其可能有图4所示的几种状况，如部位114a的完全对准、部位114b的严重偏移、部位114c的稍微偏移等，其中部位114b所示的偏移情况已经严重到会与图形化导电层110周遭部分的未掺杂介电层112重叠。类似114b这样的部位容易在后续的蚀刻制作工艺中发生蚀穿(punch)问题而伤及下方的电路结构。此外，在某些特定的线路布局中，通孔是有可能设计成大于其所欲互连的线路结构，如图4中的部位114d所示，其通孔的直径已大于下层欲互连的图形化导电层，这种情形也会导致蚀穿的情形发生。上述的几种偏移情况可从图6所示结构更清楚地了解，其绘示出图4几种型态的通孔位置后续会形成的导电插塞118a?IlSd态样。
[0035]在形成图形化光致抗蚀剂116后，接着请参照图5，以图形化光致抗蚀剂116为蚀刻掩模进行一蚀刻制作工艺以在受掺杂介电层114中形成导电通孔115。需注意在本发明中，该蚀刻制作工艺对未掺杂介电层112以及受掺杂介电层114具有高度的蚀刻选择比，也即该蚀刻制作工艺对受掺杂介电层114的蚀刻速率远高于对未掺杂介电层112的蚀刻速率，可达数倍之多。如此，如图5中的部位112a，即使前述发生严重叠层偏移现象的部位114a因受掺杂介电层114的移除而裸露出未掺杂介电层112,该裸露出的未掺杂介电层112部位也会因为较耐蚀刻而可做为蚀刻停止层不会受到蚀刻，因而避免介电层蚀穿的问题发生。之后在导电通孔115中填入金属导电材质，即可成如图6所示的导电插塞118a?118d。
[0036]综合上述实施例的说明，可知本发明半导体制作工艺的一大优点在于，通过一形成受掺杂介电层的简单步骤，即可解决现有技术中的介电层蚀穿问题。也因此功效，制作工艺中可容许更余裕的叠层偏移范围，且导电插塞与金属层的尺寸可以更自由不受限制，其有助于提升制作工艺能力以及线路设计的自由度。
[0037]根据上述本发明所提供的半导体制作工艺，本发明于此也提供了一种新颖的半导体结构，其结构包含:一种半导体结构，包含:一基底100、一图形化导电层110位于基底100上、一未掺杂介电层112位于基底100上且其顶面与图形化导电层110的顶面齐平、以及一受掺杂介电层114位于图形化导电层110以及未掺杂介电层112上并且与的接触，其中受掺杂介电层114中具有多个导电通孔114b裸露出受掺杂介电层114下方的图形化导电层110,部分的导电通孔114b同时裸露出图形化导电层110以及未掺杂介电层112。导电通孔114b中可另外填有接触插塞或介层插塞。
[0038]以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
【主权项】
1.一种半导体结构，包含: 基底； 图形化导电层，位于该基底上； 未掺杂介电层，位于该基底上且其顶面与该图形化导电层的顶面齐平；以及受掺杂介电层，位于该图形化导电层以及该未掺杂介电层上并与该图形化导电层以及该未掺杂介电层接触，其中该受掺杂介电层中具有多个通孔裸露出该受掺杂介电层下的该图形化导电层，部分的该通孔同时裸露出该受掺杂介电层下的该图形化导电层以及该未掺杂介电层。2.如权利要求1所述的半导体结构，其中该通孔为接触孔(contact)或介层孔(via)。3.如权利要求1所述的半导体结构，其中该受掺杂介电层为该未掺杂介电层掺入掺质后而形成。4.如权利要求1所述的半导体结构，其中该未掺杂介电层为四乙氧基娃烧(tetraethyl orthosilicate，TE0S)。5.如权利要求1所述的半导体结构，其中该受掺杂介电层为掺杂砷、硼或氟的四乙氧基石圭烧。6.如权利要求1所述的半导体结构，另包含接触插塞或介层插塞填入该通孔中。7.如权利要求1所述的半导体结构，其中该通孔的直径大于图形化金属层的宽度。8.一种半导体制作工艺，包含: 提供一基底，该基底上具有一图形化导电层； 形成一未掺杂介电层在该基底上，该未掺杂介电层的顶面与该图形化导电层的顶面齐平; 形成一受掺杂介电层在该图形化导电层以及该未掺杂介电层上，该受掺杂介电层与该图形化导电层以及该未掺杂介电层接触； 形成一图形化光致抗蚀剂在该受掺杂介电层上，该图形化光致抗蚀剂具有多个通孔裸露出该受掺杂介电层，其中部分的该些通孔同时与该受掺杂介电层下的该图形化导电层以及该未掺杂介电层重叠；以及 以该图形化光致抗蚀剂为蚀刻掩模进行一蚀刻制作工艺，该蚀刻制作工艺对该未掺杂介电层以及该受掺杂介电层具有高度的蚀刻选择比，使得该蚀刻制作工艺中仅裸露出的该受掺杂介电层会被完全蚀去，该未掺杂介电层不会受到蚀刻。9.如权利要求8所述的半导体制作工艺，其中该形成一未掺杂介电层的步骤包含: 在该基底以及该图形化导电层上沉积该未掺杂介电层；以及 进行一平坦化制作工艺移除部分的该未掺杂介电层，使得该图形化导电层裸露出来并使得该图形化导电层的顶面与该未掺杂介电层的顶面齐平。10.如权利要求8所述的半导体制作工艺，其中该形成一受掺杂介电层的步骤包含: 形成另一该未掺杂介电层在该图形化导电层以及该未掺杂介电层上；以及 进行一离子注入制作工艺在该另一未掺杂介电层中掺入掺质。11.如权利要求8所述的半导体制作工艺，其中该受掺杂介电层以等离子体辅助化学气相沉积(PECVD)制作工艺或是常压化学气相沉积(APCVD)制作工艺形成。12.如权利要求8所述的半导体制作工艺，其中该未掺杂介电层以高密度等离子体化 学气相沉积(HDPCVD)制作工艺形成。
【专利摘要】本发明公开了一种半导体结构与其半导体制作工艺，其步骤包含在一基底上形成一图形化导电层、形成一未掺杂介电层，其顶面与图形化导电层的顶面齐平、在图形化导电层以及未掺杂介电层上形成一受掺杂介电层、进行一蚀刻制作工艺，该蚀刻制作工艺对未掺杂介电层以及受掺杂介电层具有高度的蚀刻选择比，使得该蚀刻制作工艺中仅裸露出的受掺杂介电层会被完全蚀去，未掺杂介电层则不会受到蚀刻。
【IPC分类】H01L23/522, H01L21/768
【公开号】CN105097767
【申请号】CN201410256889
【发明人】车行远
【申请人】力晶科技股份有限公司
【公开日】2015年11月25日
【申请日】2014年6月10日