具有隔离电荷位置的存储器元件以及制作其的方法
【技术领域】
[0001]本发明的实施例在半导体装置和加工(processing)，以及特别地，具有隔离电荷位置(isolated charge site)的存储器元件和制作具有隔离电荷位置的存储器元件的方法的领域中。
【背景技术】
[0002]对于过去的几十年，集成电路中特征的按比例缩小是不断成长的半导体工业背后的推动力。按比例缩小到越来越小的特征能够实现在半导体芯片的限制的实体(realestate)上的功能单元增加的密度。例如，缩小晶体管大小允许在芯片上结合增加数量的存储器或者逻辑装置，导致具有增加的容量的产品的制作。但是，对于不断更高容量的推动不是没有问题的。优化每个装置性能的需要变得日益重要。此外，关于半导体管芯实体，空间限制的考虑还可以影响效率。
【附图说明】
[0003]图1依照现有技术示出具有电隔离电荷俘获区域(electrically isolatedcharge-trapping locat1n)的常规存储器元件的截面图。
[0004]图2依照本发明示出具有物理和电隔离电荷俘获区域的存储器元件的截面图。
[0005]图3A依照本发明的一实施例示出具有物理和电隔离电荷俘获区域的图2的且在编程模式(program mode)中操作的存储器元件的截面图。
[0006]图3B依照本发明的一实施例示出具有物理和电隔离电荷俘获区域的图2的且在读取模式(read mode)中操作的存储器元件的截面图。
[0007]图3C依照本发明的一实施例示出具有物理和电隔离电荷俘获区域的图2的且在擦除模式(erase mode)中操作的存储器元件的截面图。
[0008]图4A-4D依照本发明示出在制作具有物理和电隔离电荷俘获区域的存储器元件的方法中各个操作的截面图。
[0009]图5A_f5D依照本发明示出在制作具有物理和电隔离电荷俘获区域的存储器元件的另一种方法中各个操作的截面图。
[0010]图6依照本发明的一个实现示出计算装置。
【具体实施方式】
[0011]描述了具有隔离电荷位置的存储器元件和制作具有隔离电荷位置的存储器元件的方法。为了提供对本发明实施例的透彻理解，在以下说明中，阐述了多个特定的细节，比如特定的集成和材料体系(regime)。对本领域的技术人员，本发明的实施例没有这些特定细节而可以被实践将是显而易见的。在其它情况中，众所周知的特征(比如集成电路设计布局)没有被详细地描述，以免不必要地使本发明的实施例模糊。此外，要理解，图中示出的各个实施例是说明性的表示，而不必需按比例绘制。
[0012]本文描述的一个或更多实施例指向闪速存储器元件中用于电荷存储/俘获的隔离结构。在一实施例中，本文描述的存储器元件能够作为用于芯片上系统(SoC)架构的嵌入式存储器(例如，作为嵌入式闪速存储器)而被实现。
[0013]—般地，在一实施例中，如本文描述的用于非易失性存储器元件的隔离电荷俘获/存储位置能够被用于加倍闪速存储器元件的对应的位密度。另外，本文描述的方法能够被实现来克服与常规连续电荷俘获薄膜(例如，氮化物薄膜)相关的按比例缩小限制。与此类连续电荷俘获层相关的按比例缩小限制可以由局域化的俘获位置(其典型地已经通过非常短的距离分开)之间的串扰(crosstalk)和泄漏问题而产生。此外，本文描述的实施例能够能够实现与高_k和/或金属-栅加工兼容的制作，连同对于所描述装置的每一层/结构的材料选择中的灵活性。
[0014]更特定地，本文描述的实施例指向不仅是电隔离的(例如，如在连续氮化物薄膜中)而且还是物理隔离的俘获/存储位置的制作。此类物理隔离可以能够实现单个存储器元件的两个位之间串扰的消除或者至少减轻，这对于按比例缩小能够是有利的。在一个实施例中，通过物理地分开电荷俘获/存储位置，每元件两个位的闪速装置能够容易地与高-k和/或金属-栅过程兼容地制作。
[0015]为提供背景，常规的装置采用连续的氮化物薄膜用于连续的氮化物薄膜中的电荷俘获。电荷俘获是局域的，但是两个俘获位置不能够处于紧密接近，而这能够阻碍进一步的按比例缩小。相反，依照本发明的一实施例，本文描述的物理隔离电荷俘获/存储结构能够与CMOS过程集成，而没有另外的掩模。本文描述的方法可以进一步能够实现隧穿、俘获/存储和栅材料中的广泛选择，其中所得装置的每一品质因素(figure of merit)(例如，编程/擦除/读取电压、编程/擦除/读取速度、保持(retent1n)、持久性)能够被调整(tailor)。
[0016]如将在以下连同附图而被详细阐述和示出，本文描述的实施例能够包括一个或更多特征:(1)俘获/存储位置的物理分开的使用，以用于增强的按比例缩小和性能；(2)对于电荷俘获/存储位置、隧道/栅氧化物和栅材料的材料选择中的自由，以用于提高的性能(例如，功率、速度、保持和持久性)；(3)与高_k和金属栅(HKMG)互补金属氧化物半导体(CMOS)过程的自对准和兼容；以及(4)与多等级俘获/存储能力组合来工作。
[0017]用于比较的目的，图1依照现有技术示出具有电隔离电荷俘获区域的常规存储器元件的截面图。参考图1，N型半导体氧化物氮化物氧化物半导体装置100(S0N0S NR0M)包括如在衬底108里和上形成的栅堆叠(stack) 102、源区104和漏区106。源区104和漏区106是N型区，其可以相应地用作第一(BL1)和第二(BL2)位线。栅堆叠102包括隧道介电层110、电荷俘获层112和栅介电层114。栅堆叠102还包括栅电极116，例如，对于装置100能够被用作字线(WL)的N型栅电极。电荷俘获层112是非电导性的氮化物薄膜，其在电隔离区域120俘获电荷。电荷俘获层112是在电隔离区域120之间的连续材料。
[0018]对比图1，图2依照本发明示出具有物理和电隔离电荷俘获区域的存储器元件的截面图。参考图2，半导体装置200包括如在衬底208里和上形成的栅堆叠202、源区204和漏区206。源区204和漏区206可以相应地用作第一(BL1)和第二(BL2)位线。栅堆叠202包括隧道介电层210、电荷俘获层212(示出为212A和212B)和栅介电层214。物理隔离介电层218垂直地安置在隧道介电层210与栅介电层214之间。隔离介电层218水平地安置在电荷俘获层212的区212A与212B之间。在实施例中，电荷俘获层212是非电导性的介电薄膜，其在物理和电隔离区域220俘获电荷。如此，电荷俘获层212 (示出为212A和212B)在电隔离区域220之间不是的连续材料。依照本发明的一实施例，电隔离区域220是自对准的电荷位置，其提供物理隔离的结构以用于电荷俘获和/或存储。栅堆叠202还包括栅电极216，其对于装置200能够被用作字线(WL)。栅电极216电隔离于衬底208。
[0019]再次参考图2，在一实施例中，装置200能够被视为或描述为S0N0S型存储器装置。按照常规，S0N0S代表“半导体氧化物氮化物氧化物半导体”，其中第一个“半导体”指栅层，第一个“氧化物”指栅介电层，“氮化物”指电荷俘获介电层，第二个“氧化物”指隧道介电层以及第二个“半导体”指沟道区材料。但是，S0N0S型装置不限于这些特定的材料(如以下所描述)。在一个实施例中，S0N0S装置是N型S0N0S装置(SONOS NR0M)。在另一个实施例中，S0N0S装置是P型S0N0S装置(SONOS PR0M)。在一实施例中，包括金属栅电极的装置可以被称作M0N0S装置。
[0020]再次参考图2，在一实施例中，衬底208可以由适合半导体装置制作的材料组成。在一个实施例中，衬底208是由材料的单晶组成的块(bulk)衬底，所述材料可以包括，但不限于，硅、锗、硅-锗或者II1-V族化合物半导体材料。在另一个实施例中，衬底208包括具有顶部外延层的块层(bulk layer)。在一特定的实施例中，所述块层由材料的单晶组成，其可以包括，但不限于，硅、锗、硅-锗、II1-V族化合物半导体材料或者石英，同时顶部外延层由单晶层组成，其可以包括，但不限于，硅、锗、硅-锗或πι-v族化合物半导体材料。在另一个实施例中，衬底208包括中间绝缘体层上的顶部外延层，所述中间绝缘体层在更低的块层之上。顶部外延层由单晶层组成，其可以包括，但不限于，硅(即，以形成绝缘体上硅(SOI)半导体衬底)、锗、硅-锗或II1-V族化合物半导体材料。绝缘体层由可以包括，但不限于，二氧化硅、氮化硅或硅氮氧化物的材料组成。更低的块层由单晶组成，其可以包括，但不限于，硅、锗、硅-锗、II1-V族化合物半导体材料或石英。衬底208可以包括掺杂剂杂质原子。在特定的实施例中，衬底208的至少部分被