掺杂P型，以及，在一备选实施例中，衬底208的至少部分被掺杂N型。
[0021]再次参考图2，在一实施例中，源区204和漏区206在衬底208里形成，且可以是具有与衬底208的相应部分相反电导性的区(例如，相反于衬底208里形成的沟道区207)。例如，在一个实施例中，源和漏区(204和206)是N型掺杂的区，而沟道区207是P型掺杂的区。在一个实施例中，衬底208以及因此沟道区207由硼掺杂单晶硅组成，其具有大约在1X1015-1X1019原子数/立方厘米范围内的硼浓度。源和漏区(204和206)由磷或砷掺杂区组成，其具有大约在5X 1016-5X 1019原子数/立方厘米范围内的N型掺杂剂浓度。在一备选实施例中，源和漏区(204和206)是P型掺杂区而沟道区207是N型掺杂区。
[0022]再次参考图2，在一实施例中，隧道介电层210可以由某一材料组成以及具有某一厚度，所述材料和厚度适合于允许电荷载流子在施加的栅偏压下隧穿至电荷俘获层中，而当装置未加偏压时维持对泄漏的适合势皇。在一个实施例中，隧道介电层210通过热氧化过程形成，且由二氧化硅或硅氮氧化物或其组合组成。在另一个实施例中，隧道介电层210通过化学气相沉积或者原子层沉积形成，且由介电层组成，所述介电层可以包括，但不限于，氮化硅、氧化铝、氧化铪、氧化锆、硅酸铪、硅酸锆、铪氮氧化物、铪锆氧化物(hafniumzirconium oxide)或氧化镧。在另一个实施例中，隧道介电层210是双层介电区，包括材料底层(比如，但不限于，二氧化硅或硅氮氧化物)以及材料顶层(其可以包括，但不限于，氮化硅、氧化铝、氧化铪、氧化锆、硅酸铪、硅酸锆、铪氮氧化物、铪锆氧化物或氧化镧)。因此，在一个实施例中，隧道介电层210包括高-K介电部分。在一特定的实施例中，隧道介电层210具有大约在1-10纳米范围内的厚度。
[0023]再次参考图2，在一实施例中，电荷俘获层212(例如，如区212A和212B)可以由某一材料组成以及具有某一厚度，所述材料和厚度适合于存储电荷，以及因此，提高了栅堆叠202的阈电压。在一个实施例中，电荷俘获层212通过化学气相沉积过程形成且由介电材料组成，其可以包括，但不限于，化学计量氮化硅、富硅氮化硅或硅氮氧化物。在一个实施例中，电荷俘获层212具有大约在5-10纳米范围内的厚度。
[0024]再次参考图2，在一实施例中，物理隔离介电层218可以由某一材料组成以及具有某一厚度，所述材料和厚度适合于隔离电荷俘获层212的区212A和212B，以避免该两个区之间的串扰。在一个实施例中，物理隔离介电层218通过化学气相沉积过程形成且由介电材料组成，比如，但不限于，氧化硅(S1x)或化学计量氧化硅(Si02)。在一备选实施例中，低_k介电材料(例如，具有低于4的介电常数的材料)被用于形成物理隔离介电层218。在一实施例中，物理隔离介电层218具有与电荷俘获层212的厚度大约相同的厚度。但是，在一备选实施例中，物理隔离介电层218具有小于电荷俘获层212的厚度的厚度。在仍有的另一个实施例中，物理隔离介电层218具有大于电荷俘获层212的厚度的厚度。在一实施例中，物理隔离介电层218的宽度(例如，电荷俘获层212的区212A与212B之间的距离)大约在3-20纳米范围内。要理解，范围的较低端表示几个纳米的最小值，而上限可以取决于最终的使用的栅长度。
[0025]再次参考图2，在一实施例中，栅介电层214可以由某一材料组成以及具有某一厚度，所述材料和厚度适合于维持对电荷泄漏的势皇，而没有较大地降低栅堆叠202的电容。在一个实施例中，栅介电层214通过化学气相沉积过程形成。在一特定的此类实施例中，栅介电层214由二氧化硅、硅氮氧化物、氮化硅或者其组合来组成。在另一个实施例中，栅介电层214由原子层沉积形成。在一特定的此类实施例中，栅介电层214由高-k介电层组成，其可以包括，但不限于，氧化給、氧化错、娃酸給、給氮氧化物、給错氧化物或氧化镧。在一特定的实施例中，栅介电层214具有大约在1-20纳米范围内的厚度。
[0026]再次参考图2，在一实施例中，栅电极216可以由导体或者半导体材料组成，其适合于在S0N0S型晶体管操作期间提供偏压。在一个实施例中，栅电极216通过化学气相沉积过程形成。在一特定的此类实施例中，栅电极216由掺杂多晶硅组成。在另一个实施例中，栅电极216通过物理气相沉积形成且由包含金属的材料组成，其可以包括，但不限于，金属氮化物、金属碳化物、金属硅化物、铪、锆、钛、钽、铝、钌、钯、铂、钴或镍。在一个实施例中，栅电极216具有N型功函数。在一备选实施例中，栅电极216具有P型功函数。
[0027]与图2结合来描述的装置可以作为非易失性存储器装置来操作。图3A-3C依照本发明的一实施例示出具有物理和电隔离电荷俘获区域的图2的且在编程模式(图3A)、读取模式(图3B)和擦除模式(图3C)中操作的存储器元件的截面图。要理解，对于针对镜像位(mirrored bit)的操作，以下描述的BL1和BL2电压被翻转(flip)。
[0028]参考图3A，装置200的编程涉及沟道热载流子注入。在一示范性的实施例中，9V偏压被施加于栅堆叠202的栅电极216。源区204 (BL1)连接于地(GND)。最后，漏区206 (BL2)通过5V偏压来偏压。电荷载流子(例如，电子)的通道(pathway) 300A是从源区204 (BL1)到电荷俘获层212的区212B。所得的在栅与衬底之间的电场导致电子从衬底隧穿过薄隧道氧化层，其中它们在电荷俘获层中被俘获。当编程电压(programming voltage)移除时，在氮化物层被俘获的电子排斥来自沟道的电子并在P型沟道中引起正空间电荷。电子耗尽的沟道通过N+源和漏扩散而形成P-N结。在此类状态，三极管可以在有施加的漏至源电压的情况下而不传导从漏至源的电流。编程状态可以与逻辑状态(例如，逻辑的“1”)相关。
[0029]参考图3B，装置200的读取涉及反模式(reverse mode)以增强读取窗口。在一示范性的实施例中，3V偏压被施加于栅堆叠202的栅电极216。漏区206 (BL2)连接于地(GND)。最后，源区204 (BL2)通过1.5V偏压来偏压。从装置200的漏区206 (BL2)到沟道区207的电荷载流子(例如，电子)的通道300B被提供。在一个实施例中，相比被俘获的电子在漏区206附近，通过被俘获的电子在源区204附近而达到了更强的灵敏度。要理解，在一实施例中，当被俘获的电子在沟道里的电子的“源”附近时(在此情形中206)达到更强的灵敏度。
[0030]参考图3C，装置200的擦除涉及带至带(band-to-band)热空穴隧穿。在一示范性的实施例中，-5V偏压被施加在栅堆叠202的栅电极216。源区204 (BL1)通过5V来偏压。最后，漏区206(BL2)是连接于地(GND，0V)而偏压。电荷载流子(例如，空穴)的通道300C是从沟道区207到电荷俘获层212的区212B。所得的在栅与衬底之间的电场导致空穴从衬底隧穿过薄隧道氧化层，其中它们在电荷俘获层中被俘获。当擦除电压(erase voltage)移除，氮化物层中被俘获的空穴吸引电子至沟道，这反转了通常地P型的沟道。反转的通道然后允许三极管在有施加电压的情况下在漏与源之间的传导电流。
[0031]在另一个方面，装置(比如自图2的装置200)可以通过使用替换栅或者金属镶嵌(damascene)类型过程来形成。作为示例，图4A-4D依照本发明示出在制作具有物理和电隔离电荷俘获区域的存储器元件的方法中各个操作的截面图。
[0032]参考图4A，槽250 在层间介电层(inter-layer dielectric layer) 260 内形成。在一个实施例中，槽250通过替换栅加工方案(以下更细节地描述)形成，留下源和漏区(204和206)相应地与槽250自对准。隧道介电层210然后在槽250里形成。电荷俘获层的区212A和212B然后在隧道介电层210上、在槽250内形成。在一个实施例中，电荷俘获层的区212A和212B通过电荷俘获材料的沉积和刻蚀(例如，通过间隔形成(spacer-forming)方法)形成。
[0033]参考图4B，对于隔离介电层218的材料层270前驱体通过沉积而在图4A的槽250的剩余部分里以及在隧道介电层210和电荷俘获层的区212A和212B上形成。旋涂介电层，比如底部防反射覆盖层272(BARC层)然后在对于隔离介电层218的材料层270前驱体上形成。然后执行倾斜注入过程274以使旋涂介电层270的在该层中心附近的区坚固。
[0034]参考图4C，材料层270和旋涂介电层270的边缘(例如，未坚固过的部分)通过刻蚀过程来移除，以留下图形化的隔离介