具有均匀硅化的鳍片末端部分的多栅极晶体管的制作方法
【专利说明】具有均匀硅化的鳍片末端部分的多栅极晶体管
[0001]本申请是申请号为200980155389.4，申请日为2009年11月25日，发明名称为“具有均匀硅化的鳍片末端部分的多栅极晶体管”的中国专利申请的分案申请。
技术领域
[0002]大体上，本发明揭露关于高度复杂的集成电路的制造，其包括具有双栅极(FinFET)或三栅极结构的晶体管组件。
【背景技术】
[0003]先进的集成电路的制造，例如CPU、储存装置、特殊应用集成电路(ASIC，Applicat1n specific integrated circuit)以及类似者，需要根据特定电路布局在既定芯片面积上形成大量的电路组件，其中，场效应晶体管代表实际决定集成电路效能的一种重要类型的电路组件。一般而言，目前实施有多种工艺技术，其中，对于包括有场效应晶体管的许多类型的复杂电路而言，M0S技术由于在操作速度、及/或消耗功率及/或成本效益上的优越特性而为目前最有前景的方法之一。在使用M0S技术制造复杂集成电路的期间，数百万个晶体管(例如N沟道晶体管及/或P沟道晶体管)形成于包括结晶半导体层的衬底上。场效应晶体管，不论考虑的是N沟道晶体管或P沟道晶体管，通常包含所谓的PN结(PN junct1n), PN结是由高浓度掺杂区域(称为漏极及源极区域)与邻接该高浓度掺杂区域而设置的轻浓度掺杂或未掺杂区域(例如沟道区域)之间的界面所形成。在场效应晶体管中，沟道区域的导电性(亦即，导电沟道的驱动电流能力)是受到栅极电极所控制，该栅极电极邻接沟道区域形成并且通过薄绝缘层与该沟道区域隔开。在施加适当的控制电压至栅极电极而形成导电沟道之后，沟道区域的导电性取决于掺杂浓度、电荷载子的迀移率、以及对平面晶体管结构而言亦称为沟道长度的源极以及漏极区域之间的距离。
[0004]目前，绝大多数集成电路是由于实质上不受限的可利用性、对硅及相关材料与工艺的广为人知的特性以及过去50年来所获得的经验而以硅为基础。因此，硅将很可能仍然是对于大量生产所设计的未来电路世代所选择的材料。在制造半导体装置时，硅具有显著重要性的一个原因是在于硅/二氧化硅界面提供不同区域彼此可靠电性绝缘的优越特性。硅/ 二氧化硅界面在高温下具有稳定性，而因此得以实施后续的高温工艺(若有需要的话)，例如，用于退火循环以激活掺杂物以及消除晶体损害而不会牺牲界面的电性特性。
[0005]对于上述理由，在场效应晶体管中，二氧化硅较佳地作为隔离栅极电极与硅沟道区域的基本栅极绝缘层，栅极电极通常是由多晶硅或其它含金属材料组成。在稳定改善场效应晶体管的装置效能时，沟道区域的长度会持续缩减以改善切换速度及驱动电流能力。由于晶体管效能是受到供应至栅极电极的电压所控制，以将沟道区域的表面反转至够高的电荷密度，以用于针对既定供给电压提供所需驱动电流，所以必须维持一定程度的电容耦合，而该电容耦合是通过栅极电极、沟道区域以及设置在前两者之间的二氧化硅所形成的电容器所提供。结果，减少平面晶体管组态的沟道长度需要增加电容耦合，以避免在晶体管操作期间发生所谓的短沟道效应。短沟道效应可能导致漏电流增加以及使临界电压依赖沟道长度。具有相对低的供应电压以及因而减少的临界电压的极度微缩(aggressivelyscaled)晶体管装置可能遭受到指数性增加的漏电流，因而需要增强栅极电极至沟道区域的电容耦合。因此，二氧化硅层的厚度必须相应地减少以提供栅极以及沟道区域之间所需的电容。例如，大约0.08 μπι的沟道长度可能需要由大约1.2nm薄的二氧化硅所制成的栅极介电质。虽然具有极短沟道的高速晶体管组件的使用可能通常严格地受限于高速应用，然而，具有较长沟道的晶体管组件可被使用作为较不重要的应用，例如，储存晶体管组件，电荷载子直接穿遂通过超薄二氧化娃栅极绝缘层所引起的相对高漏电流可能达到l_2nm范围的氧化物厚度的值，其可能不符合效能驱动电路的需求。
[0006]因此，一直考虑取代二氧化硅作为栅极绝缘层的材料，特别是对于极薄二氧化硅栅极层。可能的替代材料包括表现出显著高的介电系数的材料，以便相应形成的栅极绝缘层的实际较大厚度提供极薄二氧化硅层可获得的电容耦合。因此，已建议以高介电系数材料替换二氧化硅，例如，具有k值大约25的氧化钽(Ta205)、具有k值大约150的氧化锶钛(SrTi03)、氧化給(Hf02)、HfS1、氧化错(Zr02)等等。
[0007]基于上述策略虽然可获得关于复杂平面晶体管结构的效能及可控性的重大优点，但是有鉴于进一步的装置微缩，已提出新的晶体管组态，其中，可提供「三维」结构以获得所需沟道宽度，同时，维持电流穿过沟道区域的良好控制性。为此目的，已提出所谓的鳍片场效应晶体管(FinFETS)，其中，薄的银或硅鳍片可形成于绝缘体上覆硅(SOI)衬底的薄主动层上，其中，在两侧壁上，可提供栅极介电材料以及栅极电极材料，因而实现双栅极晶体管，且该双栅极晶体管的沟道区域可完全地耗尽。通常，在复杂应用中，硅鳍片的宽度为大约10nm的数量级，且其高度为大约30nm的数量级。在基本双栅极晶体管结构的修改版本中，栅极介电材料与栅极电极亦可形成于鳍片的顶面上，因而实现三栅极晶体管结构。参阅图la-lb，可以更详细描述传统鳍片式晶体管的基本组态以及有关传统制造技术的特性。
[0008]图la简略地说明半导体装置100的透视图，半导体装置100表示传统的双栅极或包括多个独立晶体管单元150的鳍片场效应晶体管(FinFET)。如图所示，装置100包含衬底101，例如硅衬底，具有形成于其上的埋藏绝缘层，例如以二氧化硅材料的形式形成。此夕卜，每一个晶体管单元150包含鳍片110，鳍片110可表示为初始形成于埋藏氧化层102上的硅层(未图示)的剩余部分，因而定义为SOI组态。鳍片110包含对应于漏极及源极区域的部分111以及被栅极电极结构120所覆盖的沟道区域(未图示)，该栅极电极结构120可围绕每一鳍片110的中央部分。亦即，栅极电极结构120可形成于每一鳍片110中央部分的各个侧面110A、110B上，并可包含适当的栅极介电材料，例如二氧化硅，结合电极材料，例如多晶娃。鳍片110的顶面可由盖体层(cap layer) 112覆盖，盖体层可由氮化娃、二氧化硅以及类似物组成。应可了解到，除了侧壁110A、110B以外，若鳍片110的顶面亦使用作为沟道区域，则盖体层112亦可表示为栅极介电材料。鳍片110可具有高度110H、宽度110W以及长度，亦即，有效沟道长度实质上是由栅极电极结构120的宽度所定义。
[0009]通常，包含多个晶体管单元150的半导体装置100是通过图案化形成于埋藏绝缘层102上的主动硅层以及执行适当设计以提供栅极电极结构120的制造程序所形成。例如，盖体层112可形成于主动娃层中，其可接着基于复杂的光刻(lithography)以及蚀刻技术进行图案化以便获得鳍片110。之后，适当的栅极介电材料(例如二氧化硅以及类似物)可藉由例如氧化或类似方法形成，接着沉积适当的栅极电极材料(例如多晶硅以及类似物)。接着，可藉由图案化栅极电极材料获得栅极电极结构120，例如使用广为接受的高选择性蚀刻技术，这些高选择性蚀刻技术在平面晶体管组态中用于制造多晶硅栅极电极亦广为接受。之后，可建立适当的掺杂轮廓(dopant profile)用于漏极以及源极区域111，可能结合适当的间隔件结构(未图示)，间隔件结构可通过对应的离子注入技术完成。
[0010]图lb简略地说明在进一步进阶制造阶段中的装置100的顶面。如图所示，独立晶体管单元150的漏极区域以及对应源极区域可通过外延再生长的硅材料连接，因而各自在漏极侧以及源极侧形成硅层103。通常，在漏极侧以及源极侧的硅材料可通过选择性外延生长技术形成，因而需要对应的间隔件组件104以便提供材料103相对于栅极电极结构120之栅极电极材料的偏移。根据整体工艺策略，在形成掺杂浓度降低的对应漏极及源极延伸区域(未图示)之后，亦可使用间隔件结构104以定义对应的重浓度掺杂漏极及源极面积以适当地连接形成于鳍片110中央部分的侧面上的对应沟道区域。在形成半导体材料103之后，因而提供装置100个别的漏极以及源极区域，例如由金属硅化物组成的对应的接触面积(未图示)可基于广为接受的金属硅化物工艺方法形成于半导体材料103中。之后，适当的接触结构可通过嵌入装置100于适当介电材料中并形成对应接触组件而形成，以便于根据整体电路组态而连接至漏极及源极区域103与栅极电极结构120。
[0011]在操作期间，当施加适当的控制电压至栅极电极结构120时，可施加适当的电压至装置100以建立自漏极至源极的电流。因此，可在由栅极电极结构120所覆盖的鳍片110的侧壁上建立导电沟道，其中，根据整体装置尺寸，可在鳍片110中获得全部空乏的半导体面积。应了解到，根据盖体层112的特性，鳍片110中被栅极电极结构120覆盖的顶面亦可做为沟道区域，因此提供进一步增加的有效晶体管宽度，且亦使鳍片110的高度增加而仍然保持实质全部空乏的状态。虽然图la及图lb所示的多栅极晶体管装置100可能有助于提供增加的驱动电流能力并仍然保持在漏极以及源极面积103之间的电流的高可控性，但结果是可能发生装置特性的高度变化，这些变化是除了别的原因以外，假设通过共同的漏极以及源极区域103所造成的。例如，基于已于较早制造阶段中外延形成的半导体层103执行硅化程序可能导致对应的金属硅化物区域相对于邻接的沟道区域会有某种程度的不均匀性，这可能因此造成所产生的整体驱动电流有显著变化。
[0012]本发明揭露有关可避免或至少减少一个或多个上述问题影响的各种方法及装置。
【发明内容】
[0013]以下提出本发明的简化概要，以便提供本发明一些态样的基本了解。此
【发明内容】
并非本发明