一种阵列基板及其制备方法和显示装置的制造方法
【技术领域】
[0001]本发明涉及显示技术领域，具体地，涉及一种阵列基板及其制备方法和显示装置。
【背景技术】
[0002]随着人们对显示器高解析度的需求越来越高，高辨识率的显示产品对于工艺能力的要求也越来越高，因此，显示器制备过程中对于工艺能力检测的时效性要求也相对提高。
[0003]特别是针对类似于顶栅型结构的多晶硅显示器件而言，由于该显示器件在制备过程中的曝光次数较多，工艺较为复杂，如果不能够即时地反应生产过程中工艺的不良，将造成产品的制作成本与时间上的极大浪费，这就需要在工艺进行中或工艺结束后对工艺的稳定性和精准性进行监测。
[0004]目前对显示产品在制备过程中工艺的稳定性和精准性的监测通常是通过在显示产品的非显示区制作测试单元，通过对测试单元中信号线线宽以及上下导电膜层之间的覆叠情况的测试，监测显示区内各个膜层制备工艺的稳定性和精准性，同时，通过对测试单元中长沟道和短沟道的晶体管特性的测试，监测显示区内晶体管的性能，从而能够通过测试单元的监测及时发现工艺过程中的不良，减少制备成本上的浪费。
[0005]现有的测试单元是在非显示区内的不同层分别设计多个测试元件，这些测试元件中，用于测试信号线线宽、上下导电膜层之间的覆叠情况以及长沟道和短沟道的晶体管特性的测试元件各自独立设置，且测试元件在非显示区内的分布比较分散，这不仅使得测试元件在非显示区内的占用空间增大，不利于节约制备成本，而且在对不同的工艺参数进行测试时，需要对测试设备(如光测试设备和电测试设备)进行频繁挪动，大大降低了测试效率，同时还增加了测试成本。
【发明内容】
[0006]本发明针对现有技术中存在的上述技术问题，提供一种阵列基板及其制备方法和显示装置。该阵列基板能实现对显示区内多层图案层的图形尺寸以及多层图案层之间的相互覆叠程度的整合测试;还能实现对显示区内晶体管特性的整合测试，从而不仅降低了工艺测试成本，而且提高了工艺测试时效。
[0007]本发明提供一种阵列基板，包括设置在显示区内的多层图案层和设置在非显示区的测试单元，所述测试单元包括至少一个测试组件和测试晶体管，所述测试组件包括测试块图形和测试线图形;所述测试块图形与所述多层图案层的其中一层同层设置，所述测试线图形与所述多层图案层的其中一层同层设置，且所述测试块图形和所述测试线图形不同层，所述测试线图形在所述阵列基板上的正投影对应围绕在所述测试块图形在所述阵列基板上的正投影的外围；所述测试块图形或者所述测试线图形连接所述测试晶体管。
[0008]优选地，所述测试线图形在所述阵列基板上的正投影与所述测试块图形在所述阵列基板上的正投影相互间隔。
[0009]优选地，所述多层图案层包括源漏电极层、透明电极层、栅极层、有源层和介质层中的至少两层图案层，且所述至少两层图案层不同层。
[0010]优选地，所述多层图案层包括所述源漏电极层、所述栅极层和所述有源层。
[0011 ]优选地，所述测试单元包括第一测试组件，所述第一测试组件包括第一测试块图形和第一测试线图形，所述第一测试块图形与所述栅极层同层设置;所述第一测试线图形与所述源漏电极层同层设置。
[0012]优选地，所述测试单元还包括第二测试组件，所述第二测试组件包括第二测试块图形和第二测试线图形，所述第二测试块图形与所述栅极层同层设置;所述第二测试线图形与所述有源层同层设置。
[0013]优选地，所述多层图案层还包括所述透明电极层;所述测试单元还包括第三测试组件，所述第三测试组件包括第三测试块图形和第三测试线图形，所述第三测试块图形与所述源漏电极层同层设置;所述第三测试线图形与所述透明电极层同层设置。
[0014]优选地，所述多层图案层还包括所述透明电极层;所述测试单元还包括第三测试组件，所述第三测试组件包括第三测试块图形和第三测试线图形，所述第三测试块图形与所述源漏电极层同层设置;所述第三测试线图形与所述透明电极层同层设置。
[0015]优选地，所述多层图案层还包括所述介质层;所述测试单元还包括第四测试组件，所述第四测试组件包括第四测试块图形和第四测试线图形，所述第四测试块图形与所述栅极层同层设置;所述第四测试线图形与所述介质层同层设置。
[0016]优选地，所述多层图案层还包括所述介质层;所述测试单元还包括第四测试组件，所述第四测试组件包括第四测试块图形、第四测试线图形;所述第四测试块图形与所述栅极层同层设置;所述第四测试线图形与所述介质层同层设置。
[0017]优选地，所述测试单元中的所述测试组件在所述阵列基板上的正投影相互间隔并排成一排。
[0018]优选地，所述测试单元包括两个所述测试组件，所述测试晶体管包括第一测试晶体管和第二测试晶体管，所述第一测试晶体管和所述第二测试晶体管的源极和漏极之间的沟道尺寸不同，所述沟道尺寸包括长度、宽度、宽长比中任意一种；
[0019]所述测试单元还包括与所述第一测试晶体管的栅极连接的第一栅连接线和与所述第二测试晶体管的栅极连接的第二栅连接线；
[0020]两个所述测试组件中的所述测试块图形或者所述测试线图形分别与所述第一栅连接线以及所述第二栅连接线连接。
[0021]优选地，所述测试晶体管包括第一测试晶体管和第二测试晶体管，所述第一测试晶体管和所述第二测试晶体管的沟道尺寸不同，所述沟道尺寸包括长度、宽度、宽长比中任意一种；
[0022]所述测试单元还包括与所述第一测试晶体管的栅极连接的第一栅连接线和与所述第二测试晶体管的栅极连接的第二栅连接线；
[0023]所述第二测试块图形与所述第一栅连接线和所述第二栅连接线中的其中之一连接，所述第四测试块图形与所述第一栅连接线和所述第二栅连接线中的另一者连接。
[0024]优选地，所述测试晶体管包括第一测试晶体管和第二测试晶体管，所述第一测试晶体管和所述第二测试晶体管的沟道尺寸不同，所述沟道尺寸包括长度、宽度、宽长比中任意一种；
[0025]所述测试单元还包括连接所述第一测试晶体管和所述第二测试晶体管源极的源极连接线和连接所述第一测试晶体管和所述第二测试晶体管漏极的漏极连接线；
[0026]所述第一测试块图形与所述源极连接线和漏极连接线中的其中之一连接，所述第三测试块图形与所述源极连接线和漏极连接线中的另一者连接。
[0027]优选地，所述第一测试晶体管和所述第二测试晶体管的有源层与所述显示区内的所述有源层同层设置;所述第一测试晶体管和所述第二测试晶体管的栅极、所述第一栅连接线和所述第二栅连接线与所述显示区内的所述栅极层同层设置。
[0028]优选地，所述第一测试晶体管和所述第二测试晶体管的有源层与所述显示区内的所述有源层同层设置;所述第一测试晶体管和所述第二测试晶体管的源极、漏极、所述源极连接线和所述漏极连接线与所述显示区内的所述源漏电极层同层设置。
[0029]本发明还提供一种显示装置，包括上述阵列基板。
[0030]本发明还提供一种上述阵列基板的制备方法，包括在显示区内形成多层图案层，在非显示区内形成测试单元，形成所述测试单元包括形成至少一个测试组件和测试晶体管，形成所述测试组件包括形成测试块图形和测试线图形;所述测试块图形与所述多层图案层的其中一层通过一次构图工艺形成，所述测试线图形与所述多层图案层的其中一层通过一次构图工艺形成，且所述测试块图形和所述测试线图形不同层，所述测试线图形在所述阵列基板上的正投影对应围绕在所述测试块图形在所述阵列基板上的正投影的外围；所述测试块图形或者所述测试线图形连接所述测试晶体管。
[0031]优选地，所述测试线图形在所述阵列基板上的正投影与所述测试块图形在所述阵列基板上的正投影相互间隔。
[0032]本发明的有益效果:本发明所提供的阵列基板，通过设置测试组件和测试晶体管，并使测试组件中的测试线图形在阵列基板上的正投影对应围绕在测试块图形在阵列基板上的正投影的外围，能够实现对显示区内多层图案层的图形尺寸以及多层图案层之间的相互覆叠程度的整合测试；同时通过使测试晶体管连接测试块图形或者测试线图形，能够实现对显示区内晶体管特性的整合测试，从而使显示区内各图案层工艺性能的测试无需再独立设置更多的测试元件，进而节约了测试单元在非显示区内的占用空间，并降低了工艺测试成本；同时，对测试单元中测试组件和测试晶体管的整合设置，使测试单元在通过测试设备进行测试时，测试设备无需再频繁挪动位置就能对各项性能进行有效测试，从而提高了工艺测试的时效性。
[0033]本发明所提供的显示装置，通过采用上述阵列基板，不仅降低了该显示装置的工艺能力测试成本，而且提高了该显示装置的工艺能力测试时效。
【附图说明】
[0034]图1为本发明实施例1中阵列基板上测试单元的结构俯视图；
[0035]图2为图1中的阵列基板沿BB剖切线的结构剖视图；
[0036]图3为完成缓冲层与有源层沉积后的阵列基板沿AA剖切线的结构剖视图；
[0037]图4为完成缓冲层与有源层曝光显影后的阵列基板沿AA剖切线的结构剖视图；
[0038]图5为完成有源层刻蚀与光刻胶剥离后的阵列基板沿AA剖切线