一种基于三维陶瓷基板的六位数字延迟线的制作方法
【专利摘要】本发明公开了基于三维陶瓷结构的六位数字延迟线，包括依次相连的发射/接收输入隔离开关、六位延迟线单元和发射/接收输出隔离开关；每位延迟线开关的相位延迟线均设置于陶瓷基板上，并且由多位延迟线单元相位延迟线通过设置于陶瓷基板和接地层上的通孔连接；该六位数字延迟线具有更小的体积，陶瓷的高介电常数使得延迟线的体积进一步减小；陶瓷工艺的成熟使得该延迟线具有很高的加工精度，具备更好的性能；并且利用1λ、2λ、4λ、8λ、16λ、32λ延迟单元的合理布局，实现了六位数字延迟线的集成。
【专利说明】
一种基于三维陶瓷基板的六位数字延迟线
技术领域
[0001]本发明涉及微波通信领域，具体涉及一种基于三维陶瓷基板的六位数字延迟线。
【背景技术】
[0002]虽然平面集成数字延迟线具有工艺要求低、设计灵活等优势，是目前工程上主要的应用形式，但传统平面集成数字延迟线的时间延迟是通过传输线的电长度来实现，因此，延迟单元的体积随着位数的增加而增大，从而导致延迟线组件体积过大、设计困难度增加和调试困难等问题，通常很难实现六位平面集成数字延迟线。
[0003]为减小延迟线单位的体积，基于PCB技术的多层版延迟线电路相继报道，但由于该技术采用的是厚膜工艺，加工精度不高，因此只能应用在较低频段。此外，基于LTCC技术的多层板延迟电路也相继报道，可以应用于较高频段，但受工艺水平限制，LTCC加工精度不高，而且加工成本高。
【发明内容】
[0004]本发明的目的是提供一种基于三维陶瓷基板的六位数字延迟线，解决现有的延迟线体积大、加工精度不高的问题。
[0005]为了实现上述目的，本发明采用以下技术方案:
一种基于三维陶瓷结构的六位数字延迟线，包括依次相连的发射/接收输入隔离开关、1λ延迟线单元、2λ延迟线单元、4λ延迟线单元、8λ延迟线单元、16λ延迟线单元、32λ延迟线单元和发射/接收输出隔离开关；U延迟线单元、2λ延迟线单元、4λ延迟线单元、8λ延迟线单元、16λ延迟线单元和32λ延迟线单元均与六位数字延迟线开关控制模块连接。
[0006]1λ延迟线单元由1λ延迟线单元输入选择开关、1λ延迟线单元相位延迟线、1λ延迟线单元相位参考线和U延迟线单元输出选择开关组成。
[0007]2λ延迟线单元由2λ延迟线单元输入选择开关、2λ延迟线单元相位延迟线、2λ延迟线单元相位参考线和2λ延迟线单元输出选择开关组成。
[0008]4λ延迟线单元由4λ延迟线单元输入选择开关、4λ延迟线单元相位延迟线、4λ延迟线单元相位参考线和4λ延迟线单元输出选择开关组成。
[0009]8λ延迟线单元由8λ延迟线单元输入选择开关、8λ延迟线单元相位延迟线、8λ延迟线单元相位参考线和8λ延迟线单元输出选择开关组成。
[0010]16λ延迟线单元由16λ延迟线单元输入选择开关、16λ延迟线单元相位延迟线、16λ延迟线单元相位参考线和16λ延迟线单元输出选择开关组成。
[0011 ] 32λ延迟线单元由32λ延迟线单元输入选择开关、32λ延迟线单元相位延迟线、32λ延迟线单元相位参考线和32λ延迟线单元输出选择开关组成。
[0012]U延迟线单元相位延迟线设置于陶瓷基板上，包括依次相连的1λ延迟线单元相位延迟线输入微带线、U延迟线单元相位延迟线传输线和1λ延迟线单元相位延迟线输出微带线。[OO13]2λ延迟线单元相位延迟线设置于陶瓷基板上，包括依次相连的2λ延迟线单元相位延迟线输入微带线、2λ延迟线单元相位延迟线親合线和2λ延迟线单元相位延迟线输出微带线。
[0014I 4λ延迟线单元相位延迟线设置于陶瓷基板上，包括依次相连的4λ延迟线单元相位延迟线输入微带线、4λ延迟线单元相位延迟线親合线和4λ延迟线单元相位延迟线输出微带线。
[0015]8λ延迟线单元相位延迟线包括依次相连的8λ延迟线单元相位延迟线输入微带线、2个2λ延迟线单元相位延迟线、I个4λ延迟线单元相位延迟线和8λ延迟线单元相位延迟线输出微带线；所述2λ延迟线单元相位延迟线和4λ延迟线单元相位延迟线均设置于陶瓷基板上，并通过设置于陶瓷基板上的通孔和接地层上的通孔依次相连接。
[0016]16λ延迟线单元相位延迟线包括依次相连的16λ延迟线单元相位延迟线输入微带线、2个2λ延迟线单元相位延迟线、3个4λ延迟线单元相位延迟线和16λ延迟线单元相位延迟线输出微带线;所述2个2λ延迟线单元相位延迟线和3个4λ延迟线单元相位延迟线分别均设置于陶瓷基板上，并通过设置于陶瓷基板上的通孔和接地层的通孔依次相连接。
[0017]32λ延迟线单元相位延迟线包括依次相连的32λ延迟线单元相位延迟线输入微带线、2个4λ延迟线单元相位延迟线、3个8λ延迟线单元相位延迟线和32λ延迟线单元相位延迟线输出微带线;所述2个4λ延迟线单元相位延迟线和3个8λ延迟线单元相位延迟线分别均设置于陶瓷基板上，并通过设置于陶瓷基板上的通孔和接地层上的通孔依次相连接。
[00? 8] 进一步地，8λ延迟线单元相位延迟线输入微带线与8λ延迟线单元相位延迟线输出微带线均设置于陶瓷基板上，且位于同一平面;所述16λ延迟线单元相位延迟线输入微带线与16λ延迟线单元相位延迟线输出微带线均设置于陶瓷基板上，且位于同一平面;所述32λ延迟线单元相位延迟线输入微带线与32λ延迟线单元相位延迟线输出微带线均设置于陶瓷基板上，且位于同一平面。
[0019]进一步地，1λ延迟线单元相位参考线、2λ延迟线单元相位参考线、4λ延迟线单元相位参考线、8λ延迟线单元相位参考线、16λ延迟线单元相位参考线和32λ延迟线单元相位参考线均设置于微波基板上。
[0020]本申请所提出的基于三维陶瓷结构的多层延迟线单元的结构，相对于平面结构的延迟线具有更小的体积，陶瓷的高介电常数使得延迟线的体积进一步减小；陶瓷工艺的成熟使得该延迟线具有很高的加工精度，具备更好的性能;并且利用1λ、2λ、4λ、8λ、16λ、32λ延迟单元的合理布局，实现了六位数字延迟线的集成。
【附图说明】
[0021]图1为本申请的基于三维陶瓷结构的六位数字延迟线的一个实施例的原理框图。
[0022]图2为本申请的基于三维陶瓷结构的4λ延迟线单元的一个实施例的结构图。
[0023]图3为本申请的基于三维陶瓷结构的8λ延迟线单元的一个实施例的结构图。
[0024]图4为本申请的基于三维陶瓷结构的16λ延迟线单元的一个实施例的结构图。
[0025]图5为本申请的基于三维陶瓷结构的32λ延迟线单元的一个实施例的结构图。
[0026]其中，1、发射/接收输入隔呙开关;2、发射/接收输出隔呙开关;3、六位数字延迟线开关控制模块;4、U延迟线单元;5、U延迟线单元输入选择开关;6、U延迟线单元输出选择开关;7、1λ延迟线单元相位延迟线;8、1λ延迟线单元相位参考线;9、2λ延迟线单元；10、2λ延迟线单元输入选择开关；11、2λ延迟线单元输出选择开关；12、2λ延迟线单元相位延迟线；13、2λ延迟线单元相位参考线；14、4λ延迟线单元；15、4λ延迟线单元输入选择开关；16、4λ延迟线单元输出选择开关；17、4λ延迟线单元相位延迟线；18、4λ延迟线单元相位参考线；19、8λ延迟线单元;20、8λ延迟线单元输入选择开关;21、8λ延迟线单元输出选择开关;22、8λ延迟线单元相位延迟线；23、8λ延迟线单元相位参考线；24、16λ延迟线单元;25、16λ延迟线单元输入选择开关;26、16λ延迟线单元输出选择开关;27、16λ延迟线单元相位延迟线;28、16λ延迟线单元相位参考线;29、32λ延迟线单元;30、32λ延迟线单元输入选择开关;31、32λ延迟线单元输出选择开关;32、32λ延迟线单元相位延迟线；33、32λ延迟线单元相位参考线；34、4λ延迟线单元相位延迟线输入微带线；35、4λ延迟线单元相位延迟线親合线；36、4λ延迟线单元相位延迟线输出微带线；37、8λ延迟线单元相位延迟线输入微带线；38、8λ延迟线单元相位延迟线输出微带线;39、陶瓷基板;40、通孔;41、接地层;42、16λ延迟线单元相位延迟线输入微带线;43、16λ延迟线单元相位延迟线输出微带线;44、32λ延迟线单元相位延迟线输入微带线;45、32λ延迟线单元相位延迟线输出微带线。
【具体实施方式】
[0027]为使本申请的目的、技术方案和优点更加清楚，以下结合附图及具体实施例，对本申请作进一步地详细说明。
[0028]参见图1，图1所示为基于三维陶瓷结构的六位数字延迟线的一个实施例的原理框图；该六位数字延迟线由发射/接收输入隔离开关1、发射/接收输出隔离开关2、1λ延迟线单元4、2λ延迟线单元9、4λ延迟线单元14、8λ延迟线单元19、16λ延迟线单元24、32λ延迟线单元29、六位数字延迟线开关控制模块3组成;发射/接收输入隔离开I关和U延迟线单元4、2λ延迟线单元9、4λ延迟线单元14、8λ延迟线单元19、16λ延迟线单元24、32λ延迟线单元29和发射/接收输出隔离开关2依次相连;六位数字延迟线开关控制模块3与U延迟线单元4、2λ延迟线单元9、4λ延迟线单元14、8λ延迟线单元19、16λ延迟线单元24和32λ延迟线单元29相连。
[0029]其中，U延迟线单元4由依次相连的U延迟线单元输入选择开关5、U延迟线单元相位延迟线7、U延迟线单元相位参考线8和U延迟线单元输出选择开关6组成;2λ延迟线单元9由依次相连的2λ延迟线单元输入选择开关10、2λ延迟线单元相位延迟线12、2λ延迟线单元相位参考线13和2λ延迟线单元输出选择开关11组成;4λ延迟线单元14由依次相连的4入延迟线单元输入选择开关15、4λ延迟线单元相位延迟线17、4λ延迟线单元相位参考线18和4λ延迟线单元输出选择开关16组成;8λ延迟线单元19由依次相连的8λ延迟线单元输入选择开关20、8λ延迟线单元相位延迟线22、8λ延迟线单元相位参考线23和8λ延迟线单元输出选择开关21组成；16λ延迟线单元24由依次相连的16λ延迟线单元输入选择开关25、16λ延迟线单元相位延迟线27、16λ延迟线单元相位参考线28和16λ延迟线单元输出选择开关26组成;32λ延迟线单元29由依次相连的32λ延迟线单元输入选择开关30、32λ延迟线单元相位延迟线32、32λ延迟线单元相位参考线33和32λ延迟线单元输出选择开关31组成。
[0030]其中，U延迟线单元相位延迟线7设置于陶瓷基板39上，包括依次相连的U延迟线单元相位延迟线输入微带线、U延迟线单元相位延迟线传输线和1λ延迟线单元相位延迟线输出微带线。
[0031]2λ延迟线单元相位延迟线12设置于陶瓷基板39上，包括依次相连的2λ延迟线单元相位延迟线输入微带线、2λ延迟线单元相位延迟线耦合线和2λ延迟线单元相位延迟线输出微带线。
[0032I 如图2所示，4λ延迟线单元相位延迟线17由依次相连的4λ延迟线单元相位延迟线输入微带线34、4λ延迟线单元相位延迟线親合线35和4λ延迟线单元相位延迟线输出微带线36组成。
[0033]如图3所示，8λ延迟线单元相位延迟线22由8λ延迟线单元相位延迟线输入微带线37、8λ延迟线单元相位延迟线输出微带线38、2λ延迟线单元相位延迟线12、2λ延迟线单元相位延迟线12和4λ延迟线单元相位延迟线17组成;2λ延迟线单元相位延迟线12设置于陶瓷基板39上，并通过介质层(即陶瓷基板)上的通孔40和接地层41(即金属层)上的通孔40与下方的2λ延迟线单元相位延迟线12相连;下方的2λ延迟线单元相位延迟线12通过介质层(即陶瓷基板)上的通孔40和接地层41(即金属层)上的通孔40与4λ延迟线单元相位延迟线17相连;4λ延迟线单元相位延迟线17再通过介质层(即陶瓷基板)上的通孔40和接地层(41即金属层)上的通孔40与8λ延迟线单元相位延迟线输出微带线38相连;8λ延迟线单元相位延迟线输入微带线37和8λ延迟线单元相位延迟线输出微带线38位于同一平面。
[0034]如图4所示，16λ延迟线单元相位延迟线27由2个2λ延迟线单元相位延迟线12、和3个4λ延迟线单元相位延迟线17组成;2个2λ延迟线单元相位延迟线12和3个4λ延迟线单元相位延迟线17分别通过介质层(即陶瓷基板)上的通孔40和接地层41(即金属层)上的通孔40依次相连;每个2λ延迟线单元相位延迟线12和4λ延迟线单元相位延迟线17均各自设置于陶瓷基板39上。
[0035]如图5所示，32λ延迟线单元相位延迟线32由2个4λ延迟线单元相位延迟线17和3个8λ延迟线单元相位延迟线22组成;2个4λ延迟线单元相位延迟线17和3个8λ延迟线单元相位延迟线22分别通过介质层(即陶瓷基板)上的通孔40和接地层41(即金属层)上的通孔40依次相连;每个4λ延迟线单元相位延迟线17和8λ延迟线单元相位延迟线22均各自设置于陶瓷基板39上。
[0036]根据延迟线是利用开关选取不同的路线来达到延迟目的的工作原理，本申请的六位数字延迟线通过切换每一位延迟线单元的输入/输出开关在延迟态(相位延迟线)和基准态(相位参考线)两者之间选择信号传输路径;六位数字延迟线中每个延迟线单元的输入/输出开关由六位数字延迟线开关控制模块3进行控制;延迟线单元的相位参考线制作于普通微波基板，如RF60或Rogers 5880等;延迟线单元的相位延迟线制作于陶瓷基板，均为单层制版工艺;通过将1λ延迟线单元4、2λ延迟线单元9、4λ延迟线单元14、8λ延迟线单元19、16λ延迟线单元24和32λ延迟线单元29依次相连的合理布局来实现六位数字延迟线；1λ延迟线单元相位延迟线7由传输线构成，2λ延迟线单元相位延迟线12和4λ延迟线单元相位延迟线17由结构紧凑的親合线构成，8λ延迟线单元相位延迟线22由2个2λ延迟线单元相位延迟线12和I个4λ延迟线单元相位延迟线17通过设置在陶瓷基板39和接地层41上的通孔40依次相连实现，16λ延迟线单元相位延迟线27由2个2λ延迟线单元相位延迟线12和3个4λ延迟线单元相位延迟线17通过设置在陶瓷基板39和接地层41上的通孔40依次相连实现;32λ延迟线单元相位延迟线32由3个4λ延迟线单元相位延迟线17和和3个8λ延迟线单元相位延迟线22通过设置在陶瓷基板39和接地层41上的通孔40依次相连实现;六位数字延迟线的工作模式由发射/接收输入隔1?开关I和发射/接收输出隔1?开关2控制;所有电路片及开关米用共晶的方式烧结到腔体。
[0037]发射/接收输入隔尚开关I和发射/接收输出隔尚开关2均设在发射支路导通，接收支路隔尚，则延迟线工作在发射模式，反之，发射/接收输入隔尚开关I和发射/接收输出隔离开关2均设在接收支路导通，发射支路隔离，则延迟线工作在接收模式;信号通过发射/接收输入隔离开关I后，将依次通过U延迟线单元1、2λ延迟线单元9、4λ延迟线单元14、8λ延迟线单元19、16λ延迟线单元24和32λ延迟线单元29，最终经过发射/接收输出隔离开关2后输出。
[0038]以4λ延迟线单元14为例，延迟线单元电路如图2所示，由输入选择开关、相位延迟线、相位参考线和输出选择开关组成，两个开关在相位延迟线和相位参考线传输线之间切换，得到了两种不同的相移量，产生射频信号的相位差(时延);并且通过调节耦合线39的物理长度，可实现不同倍数波长的延迟时间。
[0039]本申请的六位数字延迟线通过六位数字延迟线开关控制模块分别对六位延迟线单元的输入/输出开关进行控制，由于每一位延迟线都有延迟态和基态两种状态，使得延迟线具有26种组合，从而实现对信号的不同延迟时间的控制。
【主权项】
1.一种基于三维陶瓷结构的六位数字延迟线，包括依次相连的发射/接收输入隔离开关、U延迟线单元、2λ延迟线单元、4λ延迟线单元、8λ延迟线单元、16λ延迟线单元、32λ延迟线单元和发射/接收输出隔离开关;所述U延迟线单元、2λ延迟线单元、4λ延迟线单元、8λ延迟线单元、16λ延迟线单元和32λ延迟线单元均与六位数字延迟线开关控制模块连接； 所述U延迟线单元由1λ延迟线单元输入选择开关、1λ延迟线单元相位延迟线、1λ延迟线单元相位参考线和U延迟线单元输出选择开关组成； 所述2λ延迟线单元由2λ延迟线单元输入选择开关、2λ延迟线单元相位延迟线、2λ延迟线单元相位参考线和2λ延迟线单元输出选择开关组成； 所述4λ延迟线单元由4λ延迟线单元输入选择开关、4λ延迟线单元相位延迟线、4λ延迟线单元相位参考线和4λ延迟线单元输出选择开关组成； 所述8λ延迟线单元由8λ延迟线单元输入选择开关、8λ延迟线单元相位延迟线、8λ延迟线单元相位参考线和8λ延迟线单元输出选择开关组成； 所述16λ延迟线单元由16λ延迟线单元输入选择开关、16λ延迟线单元相位延迟线、16λ延迟线单元相位参考线和16λ延迟线单元输出选择开关组成； 所述32λ延迟线单元由32λ延迟线单元输入选择开关、32λ延迟线单元相位延迟线、32λ延迟线单元相位参考线和32λ延迟线单元输出选择开关组成； 其特征是: 所述U延迟线单元相位延迟线设置于陶瓷基板上，包括依次相连的1λ延迟线单元相位延迟线输入微带线、U延迟线单元相位延迟线传输线和1λ延迟线单元相位延迟线输出微带线； 所述2λ延迟线单元相位延迟线设置于陶瓷基板上，包括依次相连的2λ延迟线单元相位延迟线输入微带线、2λ延迟线单元相位延迟线親合线和2λ延迟线单元相位延迟线输出微带线； 所述4λ延迟线单元相位延迟线设置于陶瓷基板上，包括依次相连的4λ延迟线单元相位延迟线输入微带线、4λ延迟线单元相位延迟线親合线和4λ延迟线单元相位延迟线输出微带线； 所述8λ延迟线单元相位延迟线包括依次相连的8λ延迟线单元相位延迟线输入微带线、2个2λ延迟线单元相位延迟线、I个4λ延迟线单元相位延迟线和8λ延迟线单元相位延迟线输出微带线；所述2λ延迟线单元相位延迟线和4λ延迟线单元相位延迟线均设置于陶瓷基板上，并通过设置于陶瓷基板上的通孔和接地层上的通孔依次相连接； 所述16λ延迟线单元相位延迟线包括依次相连的16λ延迟线单元相位延迟线输入微带线、2个2λ延迟线单元相位延迟线、3个4λ延迟线单元相位延迟线和16λ延迟线单元相位延迟线输出微带线;所述2个2λ延迟线单元相位延迟线和3个4λ延迟线单元相位延迟线分别均设置于陶瓷基板上，并通过设置于陶瓷基板上的通孔和接地层的通孔依次相连接； 所述32λ延迟线单元相位延迟线包括依次相连的32λ延迟线单元相位延迟线输入微带线、2个4λ延迟线单元相位延迟线、3个8λ延迟线单元相位延迟线和32λ延迟线单元相位延迟线输出微带线;所述2个4λ延迟线单元相位延迟线和3个8λ延迟线单元相位延迟线分别均设置于陶瓷基板上，并通过设置于陶瓷基板上的通孔和接地层上的通孔依次相连接。2.根据权利要求1所述的基于三维陶瓷基板的六位数字延迟线，其特征是:所述8λ延迟线单元相位延迟线输入微带线与8λ延迟线单元相位延迟线输出微带线均设置于陶瓷基板上，且位于同一平面;所述16λ延迟线单元相位延迟线输入微带线与16λ延迟线单元相位延迟线输出微带线均设置于陶瓷基板上，且位于同一平面;所述32λ延迟线单元相位延迟线输入微带线与32λ延迟线单元相位延迟线输出微带线均设置于陶瓷基板上，且位于同一平面。3.根据权利要求1所述的基于三维陶瓷基板的六位数字延迟线，其特征是: 1λ延迟线单元相位参考线、2λ延迟线单元相位参考线、4λ延迟线单元相位参考线、8λ延迟线单元相位参考线、16λ延迟线单元相位参考线和32λ延迟线单元相位参考线均设置于微波基板上。
【文档编号】H01P9/00GK105846036SQ201610184469
【公开日】2016年8月10日
【申请日】2016年3月29日
【发明人】刘琨
【申请人】成都集思科技有限公司