集成电路的制作方法

【技术领域】

本发明涉及无线通信领域，尤其涉及一种集成电路。

背景技术：

可使用单个放大器来放大射频输入信号。然而，该单个放大器可能在某一个输出功率等级(power level)饱和(saturate)。为了使射频输入信号的放大量大于单个放大器的放大量，需要使用两个这样的放大器。每一个放大器以较低增益进行放大以致每一个放大器不会饱和，并且以便每一个放大器的输出信号不会展现不期望的失真。由这两个放大器输出的两个最终的放大后的信号接下来被合并以形成不含有非期望的失真的信号高功率输出信号(single higher power output signal)。

图1(现有技术)为包括两个这样的放大器2和3的电路1的图示。射频输入信号源5输出的需要被放大的单端射频输入信号4，在此以简化的符号形式表示。射频输入信号4被提供给四端口(four-port)无源耦合器(passive coupler)6的输入端口7。四端口0/90度的无源耦合器6包括四个端口7，8，9和10。四端口无源耦合器6将射频输入信号4分离(split)为第一信号11和第二信号12。端口9通过阻抗(impedance)13终接(terminated)。从端口10输出的第二信号12相对于从端口8输出的第一信号11相位相差90度。第一信号11通过第一阻抗匹配网络14提供给第一放大器2。第二信号12通过第二阻抗匹配网络15提供给第二放大器3。第二放大器3输出的放大后的信号相较于第一放大器2输出的放大后的信号大约有90度的相位差。信号合路器(combiner)16将第一放大器2输出的放大后的信号延迟90度，以便其与第二放大器3输出的放大后 的信号同相。合路器16合并同相的两个放大后的信号，以便产生单个信号高功率单端输出信号17。

图2(现有技术)为图1中的电路1的四端口0/90度无源耦合器6的图示。

图3(现有技术)为图1中的电路1的匹配网络14的图示。匹配网络14包括四个阻抗18，19，20和21。匹配网络14和15具有完全相同的结构。耦合器6的输出端口的输出阻抗相对较小，然而放大器2和3的输入阻抗相对较大。耦合器6的输出端口8和10通过匹配网络14和15以特定的方式加载负载，以便第一信号11和第二信号12具有大体上相等的信号幅度(amplitude)，以及以便它们相对于彼此具有需要的90度的相位差。在一个实施例中，为了端口10输出的第二信号12相较于端口8输出的第一信号11具有期望的90度的相位差，耦合器6需要用耦合器的特征阻抗Zo终接所有四个端口。因此，在图1的电路中，四个端口7-10均用Zo的负载阻抗终接。

图4(现有技术)为使用两个差分放大器23和24来放大射频输入信号25的电路22的图示。虽然图1中的电路的射频输入信号4为单端信号，但是图4中的电路的射频输入信号25为差分信号。信号源26(在此处以符号形式表示)提供差分输入信号25给四端口0/90度差分耦合器29的差分输入端口27和28。四端口0/90度差分耦合器29依次包括耦合器30和31。差分耦合器29的隔离端口(isolated port)32和33通过终接阻抗(termination impedance)34终接。差分耦合器29的第二输出端口36和37输出的第二差分信号35相对于差分耦合器29的第一输出端口39和40输出的第一差分信号38有90度相位差。第一差分信号38通过第一匹配网络41提供给第一差分放大器23。第二差分信号35通过第二匹配网络42提供给第二差分放大器24。信号合路器43将第一放大器23输出的差分信号移相90度，并将移相后的信号与第二放大器24输出的差分信号进行合并，以便产生信号差分输出信号44。

图5(现有技术)为图4中的电路的匹配网络41的图示。匹配网络41包括八个阻抗45-52。差分耦合器29的两个差分输出端口的输出阻抗相对较小，而两个差分放大器23和24的输入阻抗相对较大。差分耦合器29的两个差分输出端通过匹配网络41和42以特定方式加载负载，以便第一差分信号38和第二差分信号35具有大致相同的信号幅度和彼此相差90度的相位差。在一个实施例 中，为了第二差分输出端输出的第二差分信号35相较于第一差分输出端输出的第一信号38具有90度的相位差，差分耦合器29需要通过特性阻抗Zo终接它的四个差分端口。因此，在图4的电路中，差分耦合器29的四个差分端口均通过负载阻抗Zo被终接。

技术实现要素：

本发明的一些方面提供射频集成电路、无线通信单元及天线匹配方法。可提供一种需要低成本和使用更小配件的改善后的天线调谐电路并可覆盖宽的频率范围。

本发明提供的一种集成电路，可包括：

包括输入端口、隔离端口、第一输出端口和第二输出端口的四端口无源耦合器，其中，频率为F的输入信号被所述四端口无源耦合器接收至所述输入端口，频率为F、相位为ΦS1的第一信号S1从所述第一输出端口输出，频率为F、相位为ΦS2的第二信号S2从所述第二输出端口输出，其中，所述信号S1和S2具有小于第一阈值的幅度失衡，且所述ΦS1和所述ΦS2的相位差的绝对值处于第一区间角度范围内；

包括输入端口的第一负载，其中，所述第一负载的所述输入端口被耦合以接收来自所述四端口无源耦合器的所述第一输出端口的所述信号S1，其中，所述四端口无源耦合器的所述第一输出端和所述第一负载的所述输入端之间存在gamma1的本质的阻抗不匹配，其中，gamma1为从所述第一输出端口观察所述第一负载的反射系数；

包括输入端口的第二负载，其中，所述第二负载的所述输入端口被耦合以接收来自所述四端口无源耦合器的所述第二输出端口的所述信号S2，其中，所述四端口无源耦合器的所述第二输出端和所述第二负载的所述输入端之间存在gamma2的本质的阻抗不匹配，其中，gamma2为从所述第二输出端口观察所述第二负载的反射系数；

复合终接阻抗电路，用以终接所述四端口无源耦合器的所述隔离端口，以使所述S1和S2具有小于第一阈值的幅度失衡，且所述ΦS1和所述ΦS2的相位差的绝对值处于第一区间角度范围内其中，所述复合终接阻抗电路具有电抗。。 在一个实施例中，所述频率F大于500MHz，，在所述频率F时，0.2<│gamma1│<1.0，0.2<│gamma2│<1.0，且所述第一阈值为2dB,所述第一区间角度范围为88度-92度，以及，所述电抗的绝对值大于2欧姆。

然而，在其他实施例中，根据电路架构的不同，本发明的频率F、gamma1、gamma2、第一阈值，第一区间角度范围也可为其他值，例如，所述gamma1和gamma2的取值范围可为0.3<│gamma1│<1.0，0.3<│gamma2│<1.0，所述第一阈值可能为3dB，所述第一区间角度范围可能为87度-91度。当然此处的这些数据仍然只是举例。

具体实现中，第一负载可为有源电路，例如，放大器。作为选择，第一负载可为无源组件，例如，混频器。无论如何，耦合器的第一输出端与第一负载之间不能通过任何匹配网络进行阻抗匹配。

相似的，耦合器的第二输出端被耦合以驱动第二输出信号到第二负载。第二负载可为有源电路，例如，放大器。作为选择，第二负载可为无源组件，例如，混频器。无论如何，耦合器的第二输出端与第二负载之间不能通过任何匹配网络进行阻抗匹配。

尽管第一输出端和第一负载在频率F时阻抗不匹配，以及，尽管第二输出端和第二负载在频率F时阻抗不匹配，但是，在频率F，第一输出信号和第二输出信号具有第一区间角度范围内的相位差(理想情形下，相位差为90度)并展现出低于第一阈值的幅度失衡(理想情形下，两个信号具有相同的幅度)。而本发明中第一输出信号和第二输出信号之间的这样的相位关系和最小的幅度失衡是使用新的复合终接阻抗(termination impedance)电路来终接耦合器的分离的端口来获得的。在一些实施例或实现中，该电抗为正电抗。在其他一些实施例或实现中，该电抗为负电抗。

本发明提供的另一种集成电路，可包括：

包括输入端口、隔离端口、第一输出端口和第二输出端口的四端口无源耦合器，其中，所述四端口无源耦合器接收输入信号到所述输入端口，所述第一输出端口输出第一信号，所述第二输出端口输出第二信号，且所述第一信号和所述第二信号的相位不同；

包括输入端口的第一负载；

第一导体，耦接于所述第一负载的所述输入端口以接收来自所述四端口无源耦合器的所述第一输出端口的所述第一信号；

包括输入端口的第二负载；

第二导体，耦接于所述第二负载的所述输入端口以接收来自所述四端口无源耦合器的所述第二输出端口的所述第二信号；以及

复合终接阻抗电路，被耦合以终接所述四端口无源耦合器的所述隔离端口，其中，所述复合终接阻抗具有电感式元件或电容式元件。

在该集成电路中，复合终接阻抗电路具有电感式元件或电容式元件由此可调节对所述第一信号和第二信号的相位关系的调节。

本发明提供的再一种集成电路，可包括：

包括差分输入端口、差分隔离端口、第一差分输出端口和第二差分输出端口的差分耦合器，其中，频率为F的差分输入信号被接收至所述差分输入端口；

包括差分输入端口的第一放大器，其中，所述第一放大器从所述差分耦合器的所述第一差分输出端口接收相位为Φ1的第一差分信号到所述第一放大器的所述差分输入端口；

包括差分输入端口的第二放大器，其中，所述第二放大器从所述差分耦合器的所述第二差分输出端口接收相位为Φ2的第二差分信号到所述第二放大器的所述差分输入端口，其中，所述Φ1和所述Φ2的相位不同；以及

复合终接阻抗电路，被耦合以终接所述差分耦合器的所述差分隔离端口，其中，在所述频率F时，所述复合终接阻抗具有大于2欧姆的电抗。

本集成电路的具体实施例中，复合终接阻抗具有大于2欧姆的电抗由此可调节所述Φ1和所述Φ2所需要的相位关系。

在本发明提供的各种集成电路的具体实现中，复合终接阻抗电路的电阻值(the value of the resistance)和复合终接阻抗电路的电抗值(the value of the reactance)(包括电感和/或电容)可通过模拟来确定。电路通过大量不同值的电阻、电感和电容来模拟，以便电路通过具有不同相对量的电阻和阻抗的复合终接阻抗电路来模拟。由此，可能存在多个不同的复合终接阻抗电路可导致第一输出信号和第二输出信号具有期望的相位和幅度特性。

另外，本发明提供的各集成电路中射频输入信号为单端信号，且耦合器的四个端口为单端端口。由耦合器输出的第一输出信号为单端输出信号且第一放大器通过第一信号导体耦合来接收该第一单端输出信号。相似的，耦合器输出的第二输出信号为单端输出信号且第二放大器通过第二道题耦合来接收该第二单端输出信号。在一个特定的实施例中，终接耦合器的分离端口的复合终接阻抗电路包括串联耦接的电感和电阻。该电感设置在耦合器的两个多匝绕组(multi-turn windings)形成的中心区域中。

另外，本发明提供的各集成电路中，射频输入信号为差分信号且耦合器的四个端口为差分端口。耦合器为差分耦合器。由差分耦合器输出的第一输出信号为差分输出信号且第一放大器通过第一对信号导体耦合来解释该第一差分输出信号。相似的，由差分耦合器输出的第二输出信号为差分输出信号且第二放大器通过第二组信号导体耦合来接收该第二差分输出信号。在一个特定的实施例中，终接差分耦合器的分离的差分端口的复合终接阻抗电路包括彼此串联的第一电感和第一电阻，还包括彼此串联的第二电感和第二电阻。第一电感设置在差分耦合器的前两个多匝绕组形成的中心区域中，第二电感设置在差分耦合器的另两个多匝绕组形成的中心区域中。

通过上述描述可知，本发明提供的集成电路通过复合终接阻抗电路用以终接所述四端口无源耦合器的所述隔离端口，以使所述耦合器输出端输出的信号之间的相位或幅度满足特定的要求，由此，在匹配网络中必然存在的耦合器的输出信号之间的信号损失将不会发生本发明的集成电路中。此外，被这样的匹配网络电路所占用的半导体芯片区域被空闲并可用于其他的用途。

更多的细节和实施例和方法将在下面的具体实施方式中详细进行阐述。

【附图说明】

本发明可通过阅读随后的细节描述和参考附图所举的实施例被更全面地理解，其中：

图1(现有技术)为放大单端射频信号的放大器电路的电路图。

图2(现有技术)为图1中的放大器电路的耦合器的电路图。

图3(现有技术)为图1中的放大器电路的匹配网络的电路图。

图4(现有技术)为放大差分射频信号的放大器电路的电路图。

图5(现有技术)为图4中的放大器电路的匹配网络的电路图。

图6为依据本发明的一方面的用于放大单端信号的放大器电路的电路图。

图7为图6的放大器的复合终接阻抗电路的电路图。

图8为图6的放大器的信号合路器的电路图。

图9为图6的放大器电路的耦合器、耦合器与放大器的连接关系及复合终接阻抗电路的布局图。

图10依据本发明的第二方面的用于放大差分信号的放大器电路的电路图。

图11为图10的放大器电路的复合终接阻抗电路的电路图。

图12为图10的放大器电路的合路器的电路图。

图13为图10的放大器电路的耦合器、耦合器与放大器的连接关系及复合终接阻抗电路的布局图。

图14为可调谐的复合阻抗电路的电路图。

【具体实施方式】

接下来将参考背景技术中的实施例和本发明的一些实施例并结合相应附图详细描述。

射频收发器集成电路包括接收链部分，发送链部分，以及本机振荡器电路。所述本机振荡器电路为所述接收链部分的下变频器(downconverter)和所述发送链部分的上变频器(upconverter)提供本机振荡器信号。通过发送链部分发送的信息以数字的形式从数字基带集成电路提供给所述发送链部分的数字-模拟转换器(Digital-to-Analog Converter，DAC)。所述数字-模拟转换器将所述数字信息转换为模拟形式。由所述数字-模拟转换器输出的最终的模拟信号被所述发送链部分的基带滤波器滤波。最终滤波后的模拟信号被提供给所述发送链部分的上变频器。所述上变频器上变频所述模拟信号的频率，由此产生射频信号。所述射频信号被提供给所述发送链部分的驱动放大器。所述驱动放大器又向所述发送链部分的功率放大器(Power Amplifier，PA)输出放大版本的射频信号。所述功率放大器通过耦合和输出滤波电路将所述射频信号驱动到天线上。

为了方便理解，后续的实施例均是以0/90度无源耦合器进行举例说明，但 是本发明并不限于此。

图6为依据本发明的一方面的用于放大单端信号的放大器电路60的电路图。在一个实施例中，电路60为射频收发器集成电路的发送链部分的功率放大器的输入级。图6所示的电路60由信号源61驱动。图6中以符号形式表示的信号源61包括理想的交流-直流(AC)电压信号源62和串联的(series)输出阻抗63。电路60包括四端口0/90度无源耦合器64、第一放大器65、第一导体66、第二放大器67、第二导体68、信号合路器69以及复合终接阻抗电路(complex termination impedance circuit)70。四端口无源耦合器64包括四个端口71-74。端口71为信号输入端口。端口72为第一信号输出端口。端口74为第二信号输出端口。端口73为隔离端口(isolated port)。5GHz单端信号75被信号源61输出并穿过(across)金属信号导体76被提供到输入端口71上。耦合器64高效地分离(split)所述射频输入信号，由此从第一输出端口72输出第一单端输出信号S177和从第二输出端口74输出第二单端输出信号S278。

第一信号S177穿过第一信号导体66而从所述耦合器64的第一输出端口72被提供给第一放大器65的输入端口79。放大器65的输入阻抗本质上大于耦合器的输出端口72的输出阻抗。与图1和图4的现有技术所不同，在耦合器的输出端口72和第一放大器的输入端口79之间的信号S1的信号路径上不存在匹配网络。相反，其存在gamma1(Γ1)的本质的阻抗不匹配，作为举例，在频率大于500MHz时，Γ1的范围可为：0.3<gamma1<1.0。在一个特定的实施例中，在5GHz时，输出端口72的输出阻抗大约为150欧姆，而输入端79的输入阻抗大于10k欧姆。

同样的，第二信号S278穿过第二信号导体68而从耦合器64的第二输出端74被提供给第二放大器67。放大器67的输入阻抗本质地大于耦合器的输出端72的输出阻抗。与图1和图4的现有技术所不同，在耦合器的输出端口74和第二放大器的输入端口80之间的信号S2的信号路径上不存在匹配网络。相反，其存在gamma 2(Γ2)的本质的阻抗不匹配，作为举例，在频率大于500MHz时，Γ2的范围可为：0.3<gamma 2<1.0。在一个特定的实施例中，在5GHz时，输出端口74的输出阻抗大约为150欧姆，而输入端80的输入阻抗大于10k欧姆。

第二信号S2相较于第一信号S1为具有一个相位差，所述相位差处于88-92度的区间范围内。理想地，所述相位差为90度。在图示中，ΦS1为第一信号S1的相位，ΦS2为第一信号S2的相位。

两个信号S1和S2之间除了具有90度的相位差之外，它们之间仅存在非常小的幅度失衡(amplitude imbalance)。两个信号S1和S2之间的幅度失衡小于2dB。

第一信号S1被第一放大器65放大且最终放大后的信号从第一放大器的输出端口81输出并穿过信号导体82到达信号合路器69的第一输入端83。第二信号S2被第二放大器67放大且最终放大后的信号从第二放大器的输出端口84输出并穿过信号导体85到达信号合路器69的第二输入端口86。信号合路器69将它第一输入端口83上的信号相位延迟90度，并将相位延迟后的信号和它第二输入端口86上接收的信号进行合并。所述两个信号的功率被合并。最终从信号合路器69的输出端口88被输出的5GHz的单端输出信号87，具有一个合并功率，该合并功率大致为通过端口83个86接收的两个信号的功率之和。

四端口无源耦合器64的隔离端口73通过复合终接阻抗电路70终接到地和接地导体89。复合终接阻抗电路70的阻抗表示为Z_T，该阻抗具有一个电抗。复合终接阻抗电路70的第一端90耦接于耦合器的隔离端口73。复合终接阻抗电路70的第二端91耦接于地端和接地导体89。与图1和图4的现有技术中终接这些电路中的耦合器的隔离端口的阻抗均相同且为非复合的所不同，图6中的电路60中用于终接隔离端口73的复合终接阻抗电路70设置于此的作用在于使所述S1和S2具有期望的幅度失衡(例如，在频率大于500MHz时，该期望的幅度失衡小于2dB)，且所述ΦS1和所述ΦS2的相位差的绝对值具有期望的角度范围(例如，在频率大于500MHz时，该期望的角度范围为88-92度)。作为举例，复合终接阻抗电路70的阻抗Z_T在5GHz时具有一个电抗(reactance)，且所述电抗的绝对值大于2欧姆。根据电路60的所述特定实施例的其他细节，所述电抗可为正值或负值。但是，在所述电路的操作频率，所述电抗的绝对值大于2欧姆。

图7为图6中的复合终接阻抗电路70的一个实施例的图示。电路70包括如图示串联的电阻92和电感93。电感93的第一末端94与电路70的第一端90 为同一个节点。电感93的第二末端95耦接于电阻92的第一末端96。电阻92的第二末端97与电路70的第二端91为同一个节点。

在实践中，通过模拟(simulation)来确定复合终接阻抗电路70的各组件的取值和电路拓扑。通过绘图或其他方法将耦合器64的布局导入到电磁式模拟器中，所述模拟器用于为所述耦合器获得16个散色参数(sixteen S-parameter)值。所述散色参数值随后将在模拟器电路(例如，以集成电路为重点的模拟程序(Simulation Program with Integrated Circuit Emphasis，SPICE))中用于形成耦合器64的模型。电路60的剩余部分也在SPICE中建模。一个接近耦合器64的特性阻抗的电阻值被选为电阻92的电阻值。接着，设置电感93的电感值，完成图6的整个电路的模拟，并记录S1和S2之间的相位差和幅度失衡。随后增大电感93的电感值，并再次模拟所述电路，以及再次记录所述相位差和幅度失衡。随后再次增大电感93的电感值，并再次模拟所述电路，以及再次记录所述相位差和幅度失衡。这些模拟和数据记录的步骤为重复的。接着，为电感93的每一个不同的电感值，改变一次电阻92的电阻值，以及模拟一次所述电路。对于每一次模拟，记录相位差和幅度失衡。为多个不同的电阻值重复上述流程，部分电阻值大于耦合器64的特性阻抗，其他电阻值小于耦合器64的特性阻抗。将电感93替换为电容之后，重复整个的模拟过程。为每一个电阻值连同每一组不同的电容值模拟电路操作。在获取数据之后，识别出导致相位差为90度和具有最小幅度失衡的电阻值和相应的电感值或电容值。在图6的特定实施例中，电感值为300皮亨和电阻值为150欧姆被确定为将导致信号S278的相位相较于信号S177的相位具有90度的相位差，并可使信号S1和S2的幅度失衡小于2dB。

在耦合器64的第一输出端口72和第一放大器65的输入端口72之间的第一信号S1的信号路径上不存在任何匹配网络，以及，在耦合器64的第二输出端口74和第二放大器67的输入端口80之间的第二信号S2的信号路径上不存在任何匹配网络的情形下，同时地取得信号S1和S2的相位差处于88度至92度的范围内和信号S1和S2的幅度失衡小于2dB的结果具有重要意义。因此，在这样的匹配网络中必然存在的信号S1和S2之间的信号损失将不会发生在图6的电路中。此外，被这样的匹配网络电路所占用的半导体芯片区域被空闲并可用于其他的用途。

图8为图6的电路60的信号合路器69的一个实施例的电路图。信号合路器69包括以图示方式相互连接的电容98、电容99、电感100和电感101。放大版本的信号S1被相位延迟90度，最终相位延迟后的信号在节点102与信号S2进行合并。由于节点102处的两个放大后的信号同相位，因此，两个信号的功率有效地被求和。

图9为图6的电路60的一个实施例的简化布局图。四端口0/90度无源耦合器64包括第一绕组(winding)103和耦接于所述第一绕组的第二绕组104。绕组103和104回路围绕并包围(loop around and surround)中心区域。耦合器64的特性阻抗为150欧姆。复合终接阻抗电路70的300皮法的电感93设置在该中心区域。耦合器64的隔离端口73(PORT3)为一个导体的一部分，在该导体的一端是所述耦合器的第二绕组104，在该导体的另一端是所述复合终接阻抗电路的电感93。在该情形下，隔离端口73仅为图9中所指示的点的该导体的一部分。第一绕组103和第二绕组104中的每一个为五匝(turn)，并由半导体集成电路的相同的金属层所形成。电感93的另一端95通过上升垂直通道(via)、向外延伸的一段桥式金属导体、位于位置105的下降垂直通道、以及多个低水平金属导体106与多晶硅结构相连。在图9中，桥式条状金属以加黑的形式显示。所述多晶硅结构为复合终接阻抗电路70的150欧姆的电阻92。电阻92的另一端通过金属导体107接地或连接至接地导体。参考序号108表示连接至所述集成电路的焊盘(bond pad)的金属结构。所述焊盘通过焊接线又连接至所述集成电路封装的接地端。第一绕组103和第二绕组104设置在多晶硅的接地屏蔽(grounded shield)109上。所述屏蔽为矩形板的多晶硅。耦合器64的第一输出端口72通过向外延伸的条状金属导体耦接于第一放大器65的输入端口79。在本实施例中，该条状金属66大约200微米长。它具有3微米的均匀厚度和宽度。大约5-6微米的二氧化硅绝缘体将该条状金属66的底部和下面的电路和硅分离。所述条状金属的等效电阻(series resistance)(在所述耦合器的输出端口72与第一放大器65的输入端口79之间进行测量)小于2欧姆。所述条状金属并不形成一匝或者一个回路。所述条状金属并不形成侧壁电容，但在所述条状与地之间存在一个小于20飞法的电容。如图所示，第一放大器65设置在从耦合器64平移来的矩形区域中。在本实施例中，输入端口79为第一放大器的场效应晶体 管的栅极(gate)。第二导体68为大约200微米长的条状金属，其从所述耦合器的第二输出端口74延伸至第二放大器67的输入端口80。请注意，耦合器64和放大器65和67之间不存在匹配网络。在一个实施例中，导体66和68跨越(crossover)设置在耦合器64和两个放大器之间的其他电路上(未图示)。

图10为依据本发明的另一方面的用于放大差分信号的放大器电路200的电路图。在一个实施例中，电路200为射频收发器集成电路的发送链部分的功率放大器的输入级。图10中示出的电路200由信号源201驱动。图10中以符号形式表示的信号源201包括理想的交流-直流电压信号源202和串联输出阻抗203。电路200包括四端口0/90度无源差分耦合器204、第一差分放大器205、第一对导体206和207、第二差分放大器208、第二对导体209和210、信号合路器211、以及复合终接阻抗电路212。四端口0/90度无源耦合器204具有四个差分端口。第一端口，此处称之为输入端口，用参考数字213和214来表示。第二端口，此处称之为第一输出端口，用参考数字215和216来表示。第三端口，此处称之为第二输出端口，用参考数字217和218来表示。第四端口，此处称之为隔离端口，用参考数字219和220来表示。如图10所示，差分耦合器204实际上包括第一四端口耦合器221和第二四端口耦合器222。5GHz的差分输入信号223被信号源201输出，并穿过金属信号导体224和225而被提供至差分耦合器204的差分输入端口213和214上。差分耦合器204分离所述射频信号，由此输出由第一输出端215和216输出的第一差分输出信号226，并输出由第二输出端217和218输出的第二差分输出信号227。

第一差分信号226的信号分量S1从差分耦合器204的输出端口或线215传出，穿过金属信号导体206到达第一差分放大器205的第一输入线228。第一差分信号226的信号分量S4从差分耦合器204的输出端或线216传出，穿过金属信号导体207到达第一差分放大器205的第二输入线229。第一差分信号226为信号分量S1和S4之间的差。

第二差分信号227的信号分量S2从差分耦合器204的输出端口或线217传出，穿过金属信号导体209到达第二差分放大器208的第一输入线230。第二差分信号227的信号分量S3从差分耦合器204的输出端或线218传出，穿过金属信号导体210到达第二差分放大器208的第二输入线231。第二差分信号227为 信号分量S2和S3之间的差。

在5GHz时，第一差分信号226的相位Φ1与第二差分信号227的相位Φ2的相位差的绝对值位于88-92度的区间范围内。理想情况下，相位Φ2相较于相位Φ1延迟90度。除了90度的相位关系，第一差分输出信号226和第二差分输出信号227的幅度失衡小于2dB。

在第一差分输出端口215和216到第一差分放大器205的输入端口228和229的第一差分信号226的信号路径上不存在匹配网络具有重要意义。因为在5GHz时，0.3<│gamma1│<1.0，由此可知，差分耦合器204的第一差分输出端口215和216与第一放大器205的差分输入端口228和229之间存在本质的(substantial)阻抗不匹配(也即，存在gamma1的阻抗不匹配)，其中，gamma1(也可表示为Γ1)为从差分耦合器的第一差分输出端口215和216观察第一对导体206和207的反射系数。

相似地，在第二差分输出端口217和218到第二差分放大器208的输入端口230和231的第二差分信号227的信号路径上不存在匹配网络。因为在5GHz时，0.3<│gamma2│<1.0，由此可知，差分耦合器204的第二差分输出端口217和218与第二放大器208的差分输入端口230和231之间存在本质的(substantial)阻抗不匹配(也即，存在gamma2的阻抗不匹配)，其中，gamma2(也可表示为Γ2)为从差分耦合器的第二差分输出端口217和218观察第二对导体209和210的反射系数。

同样需要说明的是，此处的5GHz及gamma1及gamma 2的取值仅为举例，并非用于限定本发明。

第一差分放大器205输出从输出线232和233输出的放大版本的第一差分输出信号，并使所述放大后的信号穿过信号导体234和235到达信号合路器211的第一差分输入端口236和237。第二差分放大器208输出从输出线238和239输出的放大版本的第二差分输出信号，使所述放大后的信号穿过信号导体240和241到达信号合路器211的第二差分输入端口242和243。信号合路器211将第一端口236和237上接收到的信号延迟90度，并将相位延迟后的信号与第二端口242和243上接收的信号进行合并，由此产生5GHz放大后的差分输出信号244。5GHz的放大后的差分输出信号224从信号合路器211的输出端口245和 246输出。

用于终接差分耦合器204的隔离端口219和220的复合终接阻抗电路212的电抗绝对值在5GHz时大于2欧姆。根据电路60的特定实施例的其他细节，电抗可为正电抗或负电抗。但是，所述电抗的绝对值在所述电路的操作频率时大于2欧姆。

图11为复合终接阻抗电路212的一个特定实施例的电路图。电路212包括第一电感245、第一电阻246、第二电阻247、以及第二电感248，它们均以图示的方式进行串联。第一电感245的第一末端与电路212的第一端250为同一个节点。电路212的第一端250耦接于差分耦合器204的线219。第一电感245的第二末端耦接于第一电阻246的第一末端252。第一电阻246的第二末端253耦接于第二电阻247的第二末端254。第二电阻247的第一末端255耦接于第二电感248的第二末端256。第二电感248的第一末端257与复合终接阻抗电路212的第二端258为同一个节点。

整个的复合终接阻抗电路212包括第一双端复合终接阻抗电路260，用于终接差分耦合器204的端口219，还包括第二双端复合终接阻抗电路261，用于终接差分耦合器204的端口220。在图11的实施例中，第一双端复合终接阻抗电路260和第二双端复合终接阻抗电路261以串联方式耦合在一起，跨越差分耦合器204的差分隔离端口219和220。如图11所示，第一电阻246的第二末端253处的节点以及第二电阻247的第二末端254处的节点可选择性地连接至接地导体259。

图12为第一差分放大器205、第二差分放大器208、信号合路器211的细节电路图。第一放大器205包括第一级(stage)262和第二级263。图10所示的第一放大器205的输入端口228和229为图12中的第一级262中的晶体管的栅极264和265。第二放大器208包括第一级266和第二级267。图10所示的第二放大器208的输入端口230和231为图12中的第一级266中的晶体管的栅极268和269。在该实施例中，信号合路器211为差分信号合路器，其包括电容270和271以及四个电感272-275，它们以图12所示的方式相互连接。

在实践中，通过模拟来确定复合终接阻抗电路212的各组件的值和电路拓扑。通过绘图或其他方法将耦合器204的布局导入到电磁式模拟器中，所述模 拟器用于为所述耦合器204获得64个散色参数(sixty-four S-parameter)值。所述64个散色参数值随后将在模拟器电路(例如，以集成电路为重点的模拟程序(Simulation Program with Integrated Circuit Emphasis，SPICE))中用于形成耦合器204的模型。电路200的剩余部分也在SPICE中建模。一个接近耦合器204的特性阻抗的电阻值被选为电阻246和247的电阻值。接着，设置电感245和248的电感值，模拟图10的整个电路，并记录第一差分信号226和第二差分信号227之间的相位差和幅度失衡。随后增大电感245和248的电感值，并再次模拟所述电路，以及记录所述相位差和幅度失衡。随后再次增大电感值，并再次模拟所述电路，以及再次记录所述相位差和幅度失衡。接着，为电感245和248的每一个不同的电感值，改变电阻246和247的阻抗一次，并模拟所述电路一次。对于每一个模拟，记录相位差和幅度失衡。为多个不同的电阻值重复该流程，这些电阻值中部分电阻值大于耦合器的特性阻抗，其他电阻值小于耦合器的特性阻抗。将电感245和248替换为电容之后，重复整个的模拟过程。为每一个电阻值和每一组不同的电容值模拟电路的操作。在获取数据之后，识别出模拟后导致信号226和227的相位差为90度且信号226和227具有最小幅度失衡的电路拓扑和组件值。在图10的特定实施例中，稳定电感245和248的电感值在300皮亨以及稳定电阻246和247的电阻值在150欧姆被确定将使信号226和227的相位具有90度的相位差以及使信号226和227的幅度失衡小于2dB。

图13为图10的电路200的一个实施例的简化布局图。四端口0/90度无源差分耦合器204包括四个多匝绕组280-283。多匝绕组280和281相互磁耦合，并设置在接地多晶硅的第一屏蔽(shielded)矩形284上。多匝绕组282和283相互磁耦合，并设置在接地多晶硅的第二屏蔽(shielded)矩形285上。绕组280和281回路围绕并包围(loop around and surround)第一中心区域。复合终接阻抗电路212的电感245设置在该第一中心区域中。绕组282和283回路围绕并包围第二中心区域。复合终接阻抗电路212的电感248设置在该第二中心区域中。第一电感245的一端与隔离端口219相连接，第一电感245的另一端通过上升垂直通道、向外延伸一段桥式金属导体、位于位置286的下降垂直通道、以及多个低水平金属导体287与多晶硅结构相连。在图13中，该桥式条状金属以加黑的形式显示。所述多晶硅结构为复合终接阻抗电路212的第一电阻246。 类似的，第二电感248的一端与隔离端口220相连接，第二电感248的另一端通过上升垂直通道、向外延伸一段桥式金属导体、位于位置288的下降垂直通道、以及多个低水平金属导体289与多晶硅结构相连。在图13中，该桥式条状金属以加黑的形式显示。所述多晶硅结构为复合终接阻抗电路212的第二电阻247。第二电阻247的另一端通过金属导体290耦接于电阻246。

差分耦合器的端口215通过向外延伸的条状金属206与第一放大器205的输入端口228相连；差分耦合器的端口218通过向外延伸的条状金属207与第一放大器205的输入端口229相连；差分耦合器的端口217通过向外延伸的条状金属209与第二放大器208的输入端口230相连，且差分耦合器的端口216通过向外延伸的条状金属210与第二放大器205的输入端口231相连。在该实施例中，每一个条形大约200微米长。它具有约3微米的均匀厚度和宽度。大约5-6微米的二氧化硅绝缘体将该条状金属的底部和下面的电路和硅分离。条状207具有桥梁部分跨于条状209和210之上。每一个条状金属具有小于2欧姆的等效电阻(series resistance)(在所述差分耦合器的相应端口与放大器的相应端口之间进行测量)。所述条状金属并不形成一匝或者一个回路。所述条状金属并不形成侧壁电容(sidewall capacitors)，但在所述条状与地之间形成了一个小于20飞法的电容。如图所示，第一差分放大器205设置在差分从耦合器204平移来的矩形区域中。在本实施例中，输入端口228、229、230以及231中的每一个均为场效应晶体管的一个栅极。在5GHz时，差分耦合器204的每一个输出端口的输出阻抗约为150欧姆，然而，在5GHz时，差分放大器205和206的输入端的输入阻抗大于10k欧姆。尽管阻抗不匹配，在耦合器204和两个差分放大器205和208之间不存在匹配网络。在一个实施例中，金属条状导体206、207、209和210跨越设置在差分耦合器204和放大器208和205之间的其他电路(未图示)上。

尽管由于描述的目的，在上面描述了特定实施例，但是本发明具有普遍的适用性且不限于上述描述的特定实施例。尽管上面提出了包括绕组的耦合器的实施例，所述耦合器可以为其他类型的耦合器，例如，支路型耦合器(branch-line coupler)。避免使用匹配网络的耦合器复合终接技术并不限于被应用在放大器电路中，而是具有普遍的适用性。受耦合器驱动的负载不需要是放大器或乃至有 源电路，而可以是其他信号接收电路和组件。在一个实施例中，耦合器驱动第一信号到I混频器电路，并驱动第二信号到Q混频器电路。所述复合终接阻抗电路不需要具有上述的拓扑电路，也可具有其他电路拓扑。

在图14所示的实施例中，复合终接阻抗电路为可调谐的复合终接阻抗电路300，其包括可调谐的电阻和/或可调谐的电感和/或可调谐的电容。复合阻抗位于端子317和318之间。电阻301-303、电感304-305、以及电容306-307可通过开关308-316程序性地移入，和移除所述可调谐的复合终接电路中。这些开关308-316可为受多位数字调谐信息TCIT[0:7]控制而导通或截止的晶体管。用于控制这些开关晶体管的多位数字调谐信息TCIT[0:7]在电路中通过总线导体319进行接收，并存储在包括耦合器的同一个集成电路的多位数字寄存器320中。通过改变多位寄存器320中存储的值，可将复合终接阻抗电路中的多个电路组件移入或移出所述复合终接阻抗电路，其中，所述复合终接阻抗电路用于终接放大器电路的隔离端口。在此情形下，阻抗的电抗分量可独立于所述阻抗的电阻分量而单独地被改变或调节。在一个实施例中，可调谐的复合终接阻抗电路的阻抗来纠正生产集成电路时产生的相位错误，所述相位错误是由于不准确的模拟模型或所述集成电路的生产中的生产变异所导致的电路元件的电气特性变异。在另一个实施例中，在集成电路的操作中调整所述可调谐的复合终接阻抗电路的终接阻抗来补偿电路操作过程中由于温度变化引起的电路中的阻抗变化，所述温度引起的变化将引起耦合器的输出端口的不可接受的相位和/或幅度失衡。

在集成电路制造好之后，可通过使用一次性可编程(One time programmable，OTP)元件来接入(switch in)选择的电路组件中来获得可调谐性。在另一个实施例中，不是通过闭合或断开开关来对可调谐复合终接阻抗电路进行调谐，而是集成电路包括一个额外的组件，该组件可使用小的金属掩膜变化被修补(patched into)到所述复合终接阻抗电路中或被移除。因此，最终的集成电路可包括额外的组件，该额外的组件并不耦接于复合终接阻抗电路的一部分，但是邻近所述复合终接阻抗电路的其他组件而设置在所述集成电路上，以便所述额外组件可通过小的金属层碎片轻易地被修补到所述复合终接阻抗电路中。所述集成电路的一部分复制品具有所述修补到所述复合终接阻抗结构的额外的组 件，而所述集成电路的另一部分复制品不具有所述修补到所述复合终接阻抗结构的额外的组件。上面所述的放大器电路分离、放大以及合并5GHz的信号，但是可以理解这些电路仅为举例。所述电路可通过前面提及的技术被改变来分离、放大以及合并其他频率的信号。

尽管一个特征可能仅在一个特定实施例中被描述，然而本领域技术人员可以知道，参考本发明，所描述的实施例中的多个特征可被组合。在权利要求中，术语“包括”并不排除其他元件或步骤的存在。

进一步，尽管单个特征可能包括在不同的权利要求中，这些特征可尽量地被有利地结合，并且包含在不同的权利要求中并不表示特征之间的结合是不可行的和/或是不利的。另外，包含在一种类型的权利要求中的特征并不表示限定在该类中，相反地，表示根据实际情况，这些特征也可同样地适用于其他类型的权利要求。

进一步，权利要求书中用以修饰元件的“第一”、“第二”等序数词的使用本身未暗示任何优先权、优先次序、各元件之间的先后次序、或所执行方法的时间次序，而仅用作标识来区分具有相同名称(具有不同序数词)的不同元件。

本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。