印刷电路板和包括印刷电路板的半导体封装件的制作方法

相关申请的交叉引用

本申请要求于2016年8月8日提交的韩国专利申请no.10-2016-0100884的优先权，该申请的公开以引用方式全文并入本文中。

本发明构思的示例性实施例涉及印刷电路板(pcb)和包括该pcb的半导体封装件，更具体地说，涉及用于安装多个半导体芯片的pcb、所述多个半导体芯片和包括该pcb的半导体封装件。

背景技术：

随着对各种电子装置的需求增加，期望电子装置具有较小的尺寸、多种功能和更高的容量。因此，高容量半导体芯片和多功能半导体芯片被更频繁地使用。为了提供高容量半导体芯片与多功能半导体芯片之间的可靠的互连，利用包括多个半导体芯片的半导体封装件。

技术实现要素：

根据本发明构思的示例性实施例，一种印刷电路板(pcb)包括：衬底基板，其包括彼此间隔开的至少两个芯片附着区；多个上焊盘，它们布置在衬底基板的所述至少两个芯片附着区中；容腔，其与所述至少两个芯片附着区中的每一个的一部分重叠，并且在衬底基板的上表面中凹进；以及至少一个间隔凹槽，其在衬底基板的上表面中凹进。所述至少一个间隔凹槽连接至容腔，并且在所述至少两个芯片附着区之间的区中延伸。

根据本发明构思的示例性实施例，一种半导体封装件包括：印刷电路板(pcb)，其包括衬底基板、布置在衬底基板的上表面上的多个上焊盘、在衬底基板的上表面中凹进的容腔和在衬底基板的上表面中凹进的至少一个间隔凹槽。所述至少一个间隔凹槽连接至容腔并且从容腔延伸。所述半导体封装件还包括布置在容腔中的布线插件。布线插件包括插件衬底和布置在插件衬底上的多个连接焊盘。所述半导体封装件还包括附着于pcb并且彼此间隔开的第一半导体芯片和第二半导体芯片。第一半导体芯片和第二半导体芯片包括连接至所述多个上焊盘和所述多个连接焊盘的连接端子。所述半导体封装件还包括粘合材料层，其布置在容腔和所述至少一个间隔凹槽的至少一部分中。粘合材料层布置在布线插件与容腔的侧表面之间以及布线插件与容腔的下表面之间。衬底基板的上表面、插件衬底的上表面和粘合材料层的上表面在相同的水平上实质上彼此对齐。

根据本发明构思的示例性实施例，一种半导体封装件包括：印刷电路板(pcb)，其包括衬底基板、布置在衬底基板的上表面上的多个上焊盘、在衬底基板的上表面中凹进的多个容腔和在衬底基板的上表面中凹进的至少一个间隔凹槽。所述至少一个间隔凹槽连接至所述多个容腔并且从所述多个容腔延伸。所述半导体封装件还包括布置在所述多个容腔中的多个布线插件，布线插件中的每一个包括插件衬底和布置在插件衬底上的多个连接焊盘。所述半导体封装件还包括附着于pcb并且彼此间隔开的第一半导体芯片和多个第二半导体芯片。第一半导体芯片和第二半导体芯片中的每一个包括连接至所述多个上焊盘和所述多个连接焊盘的连接端子。所述半导体封装件还包括粘合材料层，其布置在所述多个容腔和所述至少一个间隔凹槽的至少一部分中。粘合材料层布置在所述多个布线插件与所述多个容腔的侧表面之间以及所述多个布线插件与所述多个容腔的下表面之间。衬底基板的上表面、插件衬底的上表面和粘合材料层的上表面在第一半导体芯片和所述多个第二半导体芯片中的每一个的下表面以下的相同的水平上实质上彼此对齐。所述多个第二半导体芯片中的至少两个在第一半导体芯片的一侧彼此间隔开。

根据本发明构思的示例性实施例，一种半导体封装件包括：印刷电路板(pcb)，其包括衬底基板、布置在衬底基板的上表面上的多个上焊盘、在衬底基板的上表面中凹进的容腔和在衬底基板的上表面中凹进的至少一个间隔凹槽。所述至少一个间隔凹槽连接至容腔。所述半导体封装件还包括布置在容腔中的布线插件。布线插件包括插件衬底和布置在插件衬底上的多个连接焊盘。所述半导体封装件还包括附着于pcb并且彼此间隔开的第一半导体芯片和第二半导体芯片。第一半导体芯片和第二半导体芯片包括连接至所述多个上焊盘和所述多个连接焊盘的连接端子。所述半导体封装件还包括粘合材料层，其填充容腔和所述至少一个间隔凹槽的至少一部分。粘合材料层包围布线插件的侧表面和布线插件的底表面。衬底基板的上表面、插件衬底的上表面和粘合材料层的上表面彼此布置在相同的水平上。

附图说明

通过参照附图详细描述本发明构思的示例性实施例，本发明构思的以上和其它特征将变得更清楚，附图中：

图1a至图1c是根据本发明构思的示例实施例的印刷电路板(pcb)的平面图和剖视图；

图2a至图2d是根据本发明构思的示例性实施例的pcb的平面图；

图3a和图3b是根据本发明构思的示例性实施例的pcb的平面图；

图4a至图4c是根据本发明构思的示例性实施例的半导体封装件的平面布局图和剖视图；

图5是根据本发明构思的示例性实施例的半导体封装件的平面布局图；

图6a至图6c是根据本发明构思的示例性实施例的半导体封装件的平面布局图和剖视图；

图7a和图7b是根据本发明构思的示例性实施例的半导体封装件的平面布局图和剖视图；

图8至图14是根据本发明构思的示例性实施例的半导体封装件的平面布局图；

图15是根据本发明构思的示例性实施例的半导体封装件的构造的示意图。

具体实施方式

下文中将参照附图更完全地描述本发明构思的示例性实施例。相同的参考标号在附图中可始终指代相同的元件。

为了方便描述，本文中可使用诸如“在……下方”、“在……之下”、“下”、“下方”、“在……之上”、“上”、“顶部”、“底部”等的空间相对术语，以描述附图中所示的一个元件或特征与另一元件或特征的关系。应该理解，空间相对术语旨在涵盖使用或操作中的装置的除图中所示的取向之外的不同取向。例如，如果图中的装置颠倒，则被描述为“在其它元件或特征之下”、“在其它元件或特征下方”或“其它元件或特征下方”的元件将因此被取向为“在其它元件或特征之上”。这样，示例性术语“在……之下”和“下方”可涵盖“在……之上”和“在……之下”这两个取向。

应该理解，本文中使用术语“第一”、“第二”、“第三”等以将一个元件与另一个元件区分开，并且所述元件不受这些术语的限制。因此，可将示例性实施例中的“第一”元件在另一示例性实施例中描述为“第二”元件。

这里，当将两个或更多个元件或值描述为实质上相同或约等于彼此时，应该理解，所述元件或值是彼此相同的，彼此难以区分的或者彼此可区分但是在本领域普通技术人员看来它们在功能上彼此相同。类似地，当将两个或更多个元件描述为实质上彼此对齐时，应该理解，这些元件就是彼此对齐的，或者在本领域普通技术人员看来它们几乎(例如，在测量误差范围内)彼此对齐。类似地，当将两个组件或方向描述为实质上彼此平行或垂直地延伸时，这两个组件或方向就是彼此平行或垂直地延伸的，或者在本领域普通技术人员看来它们大致彼此平行或垂直地延伸。

图1a至图1c是根据本发明构思的示例性实施例的印刷电路板(pcb)100的平面图和剖视图。图1b和图1c分别是沿着图1a的线x-x'和线y-y'截取的剖视图。图1a是pcb100的上侧的平面图。

本发明构思的示例性实施例提供一种印刷电路板(pcb)，其在多个半导体芯片之间提供可靠的互连。本发明构思的示例性实施例还提供一种半导体封装件，其包括在多个半导体芯片之间提供了可靠的互连的多个半导体芯片。

参照图1a至图1c，pcb100可包括衬底基板110、布线图案120和导电过孔130。

在示例性实施例中，pcb100可为具有衬底基板110的多层pcb，衬底基板110包括多个基板层112、114和116的堆叠。在示例性实施例中，例如，衬底基板110中的所述多个基板层112、114和116中的每一个可包括选自酚醛树脂、环氧树脂和聚酰亚胺中的至少一种材料。例如，在示例实施例中，衬底基板110中的所述多个基板层112、114和116中的每一个可包括选自阻燃剂4(fr4)，四官能环氧树脂、聚苯醚、环氧树脂/聚苯醚、双马来酰亚胺三嗪(bt)、聚酰胺纤维无纺布(thermount)、氰酸酯、聚酰亚胺和液晶聚合物中的至少一种材料。

在示例性实施例中，基板层112可为核心基板层，并且在核心基板层112的上表面和下表面上可分别布置至少一个子基板层114和至少一个子基板层116。所述至少一个子基板层114可堆叠在核心基板层112的上表面上。所述至少一个子基板层116可堆叠在核心基板层112的下表面上。虽然图1b所示的示例性实施例包括一个核心基板层112，但是本发明构思不限于此。例如，在示例性实施例中，衬底基板110可包括多个核心基板层，并且还可包括介于所述多个核心基板层之间的至少一个子基板层。

布线图案120可布置在所述多个基板层112、114和116中的每一个的上表面和下表面上。例如，布线图案120可包括电解沉积的(ed)铜箔、轧制退火的(ra)铜箔、不锈钢箔、铝箔、超薄铜箔、溅射铜、铜合金等。

导电过孔130可将布线图案120电连接。导电过孔130可穿过所述多个基板层112、114和116中的至少一个。在示例性实施例中，例如，导电过孔130可包括铜、镍、不锈钢或者铍铜。

在衬底基板110的上表面和下表面上可分别形成上阻焊层142和下阻焊层144。

在示例性实施例中，例如，上阻焊层142和下阻焊层144中的每一个可通过以下步骤形成：通过利用丝网印刷或喷墨印刷为衬底基板110的上表面和下表面涂布阻焊绝缘油墨；以及通过加热或辐射紫外(uv)射线或红外(ir)射线将涂布的阻焊绝缘油墨硬化。

在示例性实施例中，例如，上阻焊层142和下阻焊层144中的每一个可通过以下步骤形成：利用丝网印刷或喷涂为衬底基板110的上表面和下表面涂布(例如，完全涂布)光可成像阻焊剂，或者利用层合技术为衬底基板110的上表面和下表面粘合膜类型的阻焊材料；通过曝光和显影去除不必要的部分；以及通过加热或辐射uv射线或ir射线使涂布的光可成像阻焊剂或粘合的膜类型的阻焊材料硬化。

可在衬底基板110的上表面和下表面上分别布置多个上焊盘122和多个下焊盘124。布线图案120的形成在衬底基板110的上表面和下表面中的未被上阻焊层142和下阻焊层144覆盖而是暴露出来的那些部分可分别为pcb100的上焊盘122和下焊盘124。可在上焊盘122和下焊盘124中的每一个上形成金属层。可形成金属层以增大上焊盘122和下焊盘124中的每一个的粘合力，并且降低其接触电阻。例如，金属层可包括热风焊料整平(hasl)、ni/au电镀等。

在示例性实施例中，在衬底基板110的上表面的多个芯片附着区cr1和cr2(半导体芯片将附于其上的区)中不形成上阻焊层142。所述多个芯片附着区cr1和cr2可包括在第一方向(线x-x'的方向)上彼此间隔开的第一芯片附着区cr1和第二芯片附着区cr2。第一半导体芯片和第二半导体芯片可分别附着于第一芯片附着区cr1和第二芯片附着区cr2上。第一芯片附着区cr1和第二芯片附着区cr2可在实质上垂直于第一方向(线x-x'的方向)的第二方向(线y-y'的方向)上分别具有第一宽度w1和第二宽度w2。在示例性实施例中，第一宽度w1和第二宽度w2可实质上彼此相等。然而，本发明构思不限于此。例如，在示例性实施例中，第一宽度w1可大于第二宽度w2，或者第二宽度w2可大于第一宽度w1。

在示例性实施例中，上阻焊层142不形成在衬底基板110的上表面的邻近于芯片附着区cr1和cr2的那一部分上。

所述多个上焊盘122可布置在衬底基板110的上表面的芯片附着区cr1和cr2中。在示例性实施例中，布线图案120的电连接至上焊盘122的那些部分可形成在衬底基板110的上表面的未形成上阻焊层142的芯片附着区cr1和cr2中以及邻近于芯片附着区cr1和cr2的一些区中。在示例性实施例中，除所述多个上焊盘122之外，布线图案120不形成在衬底基板110的上表面的未形成上阻焊层142的芯片附着区cr1和cr2中以及邻近于芯片附着区cr1和cr2的一些区中。在这种情况下，所述多个上焊盘122可通过导电过孔130电连接至布线图案120的其它部分。

容腔150相对于衬底基板110的最上面的表面可具有预定深度并且可在衬底基板110的上侧的一部分中凹进。容腔150可与第一芯片附着区cr1的一部分和第二芯片附着区cr2的一部分重叠。

容腔150在第二方向(线y-y'的方向)上可具有第三宽度w3。第三宽度w3可小于第一宽度w1和第二宽度w2。

容腔150可形成在第一芯片附着区cr1的一部分和第二芯片附着区cr2的一部分中，以及形成在第一芯片附着区cr1的所述部分与第二芯片附着区cr2的所述部分之间的区中。例如，容腔150可形成在间隔在与彼此面对的第一芯片附着区cr1和第二芯片附着区cr2中的每一个的一侧接触的部分之间的区、第一芯片附着区cr1的部分以及第二芯片附着区cr2的部分中。例如，容腔150可与第一芯片附着区cr1的一部分、第二芯片附着区cr2的一部分以及第一芯片附着区cr1的所述部分和第二芯片附着区cr2的所述部分之间的区重叠。

容腔150可包括插件附着区ir。布线插件可附着至容腔150中的插件附着区ir。插件附着区ir可与第一芯片附着区cr1的一部分和第二芯片附着区cr2的一部分重叠。附着至芯片附着区cr1和cr2的第一半导体芯片和第二半导体芯片可通过布线插件彼此电连接。从衬底基板110的上表面至容腔150的底表面的深度可大于布线插件的厚度。

插件附着区ir在第二方向(线y-y'的方向)上可具有第四宽度w4。因此，布线插件可具有第四宽度w4。第四宽度w4可小于第三宽度w3。从而，第四宽度w4可小于第一宽度w1和第二宽度w2。因此，布线插件在第二方向(线y-y'的方向)上的宽度可小于第一半导体芯片的宽度和第二半导体芯片的宽度。

间隔凹槽160和170可在第二方向(线y-y'的方向)上形成在容腔150的至少一侧，并且可连接至容腔150。间隔凹槽160和170相对于衬底基板110最上面的表面可具有预定深度，可在衬底基板110的上侧的一部分中凹进，并且可连接至容腔150。间隔凹槽160和170可在第二方向(线y-y'的方向)上从容腔150的至少一侧延伸。

在示例性实施例中，容腔150和间隔凹槽160和170可在衬底基板110的最上面的表面中凹进。在示例性实施例中，容腔150和间隔凹槽160和170可在衬底基板110的最上面的表面中凹进实质上相同的深度。例如，在示例性实施例中，从衬底基板110的最上面的表面至容腔150的最下面的表面的深度可实质上等于从衬底基板110的最上面的表面至间隔凹槽160和170的最下面的表面的深度。间隔凹槽160和170可形成在衬底基板110中的第一芯片附着区cr1与第二芯片附着区cr2之间的区中。在示例性实施例中，间隔凹槽160和170可与第一芯片附着区cr1和第二芯片附着区cr2间隔开。

间隔凹槽160和170可包括在第二方向(线y-y'的方向)上分别从容腔150的对应侧部延伸的第一间隔凹槽160和第二间隔凹槽170。在示例性实施例中，第一间隔凹槽160和第二间隔凹槽170可分别在第二方向(线y-y'的方向)上从容腔150的对应侧部延伸约相同的长度。例如，在示例性实施例中，第一间隔凹槽160的长度可实质上等于第二间隔凹槽170的长度。在示例性实施例中，第一间隔凹槽160的长度可与第二间隔凹槽170的长度不同。在示例性实施例中，第一间隔凹槽160和第二间隔凹槽170布置在第一芯片附着区cr1与第二芯片附着区cr2之间的区中(例如，第一间隔凹槽160和第二间隔凹槽170不延伸超出第一芯片附着区cr1与第二芯片附着区cr2之间的区)，并且可在第二方向(线y-y'的方向)上从容腔150延伸。

蚀刻停止图案126可布置在容腔150、第一间隔凹槽160和第二间隔凹槽170中的每一个的底表面上。蚀刻停止图案126可为布线图案120的一部分。在示例性实施例中，蚀刻停止图案126可电连接至布线图案120的另一部分。

为了形成pcb100，可制备预制pcb，其包括衬底基板110、布线图案120和导电过孔130，而没有容腔150、第一间隔凹槽160和第二间隔凹槽170。然后，可形成容腔150、第一间隔凹槽160和第二间隔凹槽170。可通过利用蚀刻停止图案126作为蚀刻停止层去除衬底基板110的上侧的一部分来形成容腔150、第一间隔凹槽160和第二间隔凹槽170。可通过分别在衬底基板110的上表面和下表面的一些部分中形成上阻焊层142和下阻焊层144来形成pcb100。

在图1b和图1c中，通过从包括在衬底基板110中的所述多个基板层112、114和116中去除一个上基板层114形成容腔150、第一间隔凹槽160和第二间隔凹槽170。然而，本发明构思不限于此。例如，在示例性实施例中，容腔150、第一间隔凹槽160和第二间隔凹槽170可通过去除两个或更多个上基板层114形成。可基于将要布置在容腔150中的布线插件的厚度确定去除的上基板层114的数量。

在示例性实施例中，在形成容腔150、第一间隔凹槽160和第二间隔凹槽170之后，可从容腔150、第一间隔凹槽160和第二间隔凹槽170中的每一个的底表面去除蚀刻停止图案126。

例如，可通过激光打孔或湿蚀刻形成容腔150、第一间隔凹槽160和第二间隔凹槽170。

图2a至图2d是根据本发明构思的示例性实施例的pcb100a、100b、100c和100d的平面图。本文可省略对先前已描述的元件的额外描述。

参照图2a，在示例性实施例中，pcb100a可包括衬底基板110。容腔150相对于衬底基板110的最上面的表面可具有预定深度，并且可在衬底基板110的上侧的一部分中凹进。可在容腔150的至少一侧形成间隔凹槽160a和170a，并且它们可连接至容腔150。间隔凹槽160a和170a可包括分别从容腔150的对应侧部延伸的第一间隔凹槽160a和第二间隔凹槽170a。在示例性实施例中，第一间隔凹槽160a和第二间隔凹槽170a可从容腔150的对应侧部分别延伸约相同长度。例如，第一间隔凹槽160a的长度可实质上与第二间隔凹槽170a的长度相同。在示例性实施例中，第一间隔凹槽160a和第二间隔凹槽170a可分别延伸至第一芯片附着区cr1和第二芯片附着区cr2以外，进入并穿越第一芯片附着区cr1与第二芯片附着区cr2之间的区。

图2a的pcb100a的第一间隔凹槽160a和第二间隔凹槽170a可比图1a至图1c的pcb100的第一间隔凹槽160和第二间隔凹槽170延伸得相对更远。例如，如图1a和图2a所示，与图1a的第一间隔凹槽160和第二间隔凹槽170相比，图2a的第一间隔凹槽160a和第二间隔凹槽170a可进一步延伸超出第一芯片附着区cr1和第二芯片附着区cr2。第一间隔凹槽160a和第二间隔凹槽170a可按照实质上相同的宽度从容腔150的两侧延伸。在示例性实施例中，第一间隔凹槽160a的长度和宽度可实质上与第二间隔凹槽170a的长度和宽度相同，并且在容腔150的相对侧部，第一间隔凹槽160a可实质上与第二间隔凹槽170a对齐。

参照图2b，在示例性实施例中，pcb100b可包括衬底基板110。容腔150相对于衬底基板110的最上面的表面可具有预定深度，并且可在衬底基板110的上侧的一部分中凹进。可在容腔150的至少一侧形成间隔凹槽160b和170b，并且它们可连接至容腔150。间隔凹槽160b和170b可包括分别从容腔150的两侧延伸的第一间隔凹槽160b和第二间隔凹槽170b。在示例性实施例中，第一间隔凹槽160b和第二间隔凹槽170b可按照约相同的长度分别从容腔150的两侧延伸。在示例性实施例中，第一间隔凹槽160b的长度可实质上与第二间隔凹槽170b的长度相同，并且在容腔150的相对侧部，第一间隔凹槽160b可实质上与第二间隔凹槽170b对齐。在示例性实施例中，第一间隔凹槽160b和第二间隔凹槽170b可分别在第一芯片附着区cr1和第二芯片附着区cr2以外延伸，进入并穿越第一芯片附着区cr1与第二芯片附着区cr2之间的区。

第一间隔凹槽160b和第二间隔凹槽170b分别包括：第一延伸部分162b和第二延伸部分172b，它们具有相对小的宽度(例如，与第一端部分164b和第二端部分174b的宽度相比)，并且从容腔150的两侧延伸；以及第一端部分164b和第二端部分174b，它们在第一间隔凹槽160b和第二间隔凹槽170b的端部，具有相对大的宽度(例如，与第一延伸部分162b和第二延伸部分172b的宽度相比)。第一端部分164b和第二端部分174b可位于第一芯片附着区cr1与第二芯片附着区cr2之间的区以外。在示例性实施例中，第一延伸部分162b和第二延伸部分172b按照均匀的宽度从容腔150延伸，并且第一端部分164b和第二端部分174b分别从第一延伸部分162b和第二延伸部分172b延伸，并且分别具有比第一延伸部分162b和第二延伸部分172b的宽度大的宽度。

在示例性实施例中，第一端部分164b和第二端部分174b在衬底基板110的上表面中可具有矩形形状。

例如，第一间隔凹槽160b和第二间隔凹槽170b分别包括：第一延伸部分162b和第二延伸部分172b，它们按照实质上相同的宽度从容腔150的两侧延伸；以及第一端部分164b和第二端部分174b，它们按照相对大的宽度(例如，与第一延伸部分162b和第二延伸部分172b的宽度相比)从第一延伸部分162b和第二延伸部分172b延伸。在示例性实施例中，第一延伸部分162b的长度和宽度可实质上与第二延伸部分172b的长度和宽度相同，并且在容腔150的相对侧部，第一延伸部分162b可实质上与第二延伸部分172b对齐。在示例性实施例中，第一端部分164b的宽度大于第一延伸部分162b的宽度，并且第二端部分174b的宽度大于第二延伸部分172b的宽度。

参照图2c，在示例性实施例中，pcb100c可包括衬底基板110。容腔150可相对于衬底基板110的最上面的表面具有预定深度，并且可在衬底基板110的上侧的一部分中凹进。可在容腔150的至少一侧形成间隔凹槽160c和170c，并且它们可连接至容腔150。间隔凹槽160c和170c可包括分别从容腔150的两侧延伸的第一间隔凹槽160c和第二间隔凹槽170c。在示例性实施例中，第一间隔凹槽160c和第二间隔凹槽170c可按照约相同的长度分别从容腔150的两个侧部延伸。在示例性实施例中，第一间隔凹槽160c的长度可实质上与第二间隔凹槽170c的长度相同，并且在容腔150的相对侧部，第一间隔凹槽160c可实质上与第二间隔凹槽170c对齐。在示例性实施例中，第一间隔凹槽160c和第二间隔凹槽170c可分别在第一芯片附着区cr1和第二芯片附着区cr2以外延伸，进入并穿越第一芯片附着区cr1与第二芯片附着区cr2之间的区。

第一间隔凹槽160c和第二间隔凹槽170c分别包括：第一延伸部分162c和第二延伸部分172c，它们具有相对小的宽度(例如，与第一端部分164c和第二端部分174c的宽度相比)，并且从容腔150的两侧延伸；以及第一端部分164c和第二端部分174c，它们在第一间隔凹槽160c和第二间隔凹槽170c的端部，具有相对大的宽度(例如，与第一延伸部分162c和第二延伸部分172c的宽度相比)。在示例性实施例中，第一端部分164c和第二端部分174c在衬底基板110的上表面中可具有圆形。

参照图2d，在示例性实施例中，pcb100d可包括衬底基板110。容腔150相对于衬底基板110的最上面的表面可具有预定深度，并且可在衬底基板110的上侧的一部分中凹进。可在容腔150的至少一侧形成间隔凹槽160d和170d，并且它们可连接至容腔150。间隔凹槽160d和170d可包括分别从容腔150的两侧延伸的第一间隔凹槽160d和第二间隔凹槽170d。在示例性实施例中，第一间隔凹槽160d和第二间隔凹槽170d可按照约相同的长度分别从容腔150的两侧延伸。在示例性实施例中，第一间隔凹槽160d的长度可实质上与第二间隔凹槽170d的长度相同，并且在容腔150的相对侧部，第一间隔凹槽160d可实质上与第二间隔凹槽170d对齐。在示例性实施例中，第一间隔凹槽160d和第二间隔凹槽170d可分别在第一芯片附着区cr1和第二芯片附着区cr2以外延伸，进入并穿越第一芯片附着区cr1与第二芯片附着区cr2之间的区。

第一间隔凹槽160d和第二间隔凹槽170d分别包括：第一延伸部分162d和第二延伸部分172d，它们具有相对小的宽度(例如，与第一端部分164d和第二端部分174d的宽度相比)，并且从容腔150的两侧延伸；以及第一端部分164d和第二端部分174d，它们在第一间隔凹槽160d和第二间隔凹槽170d的端部，具有相对大的宽度(例如，与第一延伸部分162d和第二延伸部分172d的宽度相比)。在示例性实施例中，第一端部分164d和第二端部分174d可分别从第一延伸部分162d和第二延伸部分172d延伸，并且可具有逐渐增大的宽度。例如，第一端部分164d和第二端部分174d的宽度可分别在远离第一延伸部分162d和第二延伸部分172d的方向上逐渐增大。在示例性实施例中，第一端部分164d和第二端部分174d在衬底基板110的上表面中可具有梯形。

除以下不同之处之外，图2a至图2d的pcb100a、100b、100c和100d与图1a至图1c的pcb100相同，所述不同之处在于：第一间隔凹槽160a，160b、160c和160d以及第二间隔凹槽170a，170b、170c和170d比图1a至图1c的第一间隔凹槽160和第二间隔凹槽170延伸得相对更远(例如，具有相对更大的长度)；以及与对应的间隔凹槽的其余部分相比，第一间隔凹槽160b、160c和160d以及第二间隔凹槽170b、170c和170d包括形状和/或宽度不同的端部分。因此，为了便于解释，本文中省略了pcb100a、100b、100c和100d中的每一个的剖视图。

图3a和图3b是根据本发明构思的示例性实施例的pcb100e和100f的平面图。为了便于解释，本文可省略对先前已描述的元件的额外描述。

参照图3a，在示例性实施例中，pcb100e可包括衬底基板110。容腔150相对于衬底基板110的最上面的表面可具有预定深度，并且可在衬底基板110的上侧的一部分中凹进。可在容腔150的至少一侧形成间隔凹槽160e和170e，并且它们可连接至容腔150。间隔凹槽160e和170e可包括分别从容腔150的两侧延伸的第一间隔凹槽160e和第二间隔凹槽170e。在示例性实施例中，第一间隔凹槽160e和第二间隔凹槽170e可按照约相同的长度分别从容腔150的两侧延伸。在示例性实施例中，第一间隔凹槽160e的长度可实质上与第二间隔凹槽170e的长度相同，并且在容腔150的相对侧部，第一间隔凹槽160e可实质上与第二间隔凹槽170e对齐。在示例性实施例中，第一间隔凹槽160e和第二间隔凹槽170e可分别在第一芯片附着区cr1和第二芯片附着区cr2以外延伸，进入并穿越第一芯片附着区cr1与第二芯片附着区cr2之间的区。

第一间隔凹槽160e和第二间隔凹槽170e分别包括：第一延伸部分162e和第二延伸部分172e，它们从容腔150的两侧延伸；以及第一端部分164e和第二端部分174e，它们在第一间隔凹槽160e和第二间隔凹槽170e的端部，具有相对小的宽度(例如，与第一延伸部分162e和第二延伸部分172e的宽度相比)。例如，第一端部分164e和第二端部分174e的宽度可分别小于第一延伸部分162e和第二延伸部分172e的宽度。第一端部分164e和第二端部分174e可位于第一芯片附着区cr1与第二芯片附着区cr2之间的区之外。在示例性实施例中，第一延伸部分162e和第二延伸部分172e按照均匀的宽度从容腔150延伸，并且第一端部分164e和第二端部分174e分别从第一延伸部分162e和第二延伸部分172e延伸，并且分别具有比第一延伸部分162e和第二延伸部分172e的宽度小的宽度。

因此，在示例性实施例中，第一间隔凹槽160e和第二间隔凹槽170e分别包括：第一延伸部分162e和第二延伸部分172e，它们以实质上相同的宽度从容腔150的两侧延伸；以及第一端部分164e和第二端部分174e，它们以相对小的宽度(例如，与第一延伸部分162e和第二延伸部分172e的宽度相比)从第一延伸部分162e和第二延伸部分172e延伸。在示例性实施例中，第一延伸部分162e的长度和宽度可实质上与第二延伸部分172e的长度和宽度相同，第一端部分164e的长度和宽度可实质上与第二端部分174e的长度和宽度相同，并且在容腔150的相对侧部，第一间隔凹槽160e可实质上与第二间隔凹槽170e对齐。

参照图3b，在示例性实施例中，pcb100f可包括衬底基板110。容腔150相对于衬底基板110的最上面的表面可具有预定深度，并且可在衬底基板110的上侧的一部分中凹进。可在容腔150的至少一侧形成间隔凹槽160f和170f，并且它们可连接至容腔150。间隔凹槽160f和170f可包括分别从容腔150的两侧延伸的第一间隔凹槽160f和第二间隔凹槽170f。在示例性实施例中，第一间隔凹槽160f和第二间隔凹槽170f可以约相同的长度分别从容腔150的两侧延伸。在示例性实施例中，第一间隔凹槽160f的长度可实质上与第二间隔凹槽170f的长度相同，并且在容腔150的相对侧部，第一间隔凹槽160f可实质上与第二间隔凹槽170f对齐。在示例性实施例中，第一间隔凹槽160f和第二间隔凹槽170f可分别在第一芯片附着区cr1和第二芯片附着区cr2以外延伸，进入并穿越第一芯片附着区cr1与第二芯片附着区cr2之间的区。

第一间隔凹槽160f和第二间隔凹槽170f分别包括：第一延伸部分162f和第二延伸部分172f，它们从容腔150的两侧延伸；以及多个第一端部分164f和多个第二端部分174f，它们在第一间隔凹槽160f和第二间隔凹槽170f的端部，具有相对小的宽度(例如，与第一延伸部分162f和第二延伸部分172f的宽度相比)。

因此，在示例性实施例中，第一间隔凹槽160f和第二间隔凹槽170f分别包括：第一延伸部分162f和第二延伸部分172f，它们以实质上相同的宽度从容腔150的两侧延伸；以及所述多个第一端部分164f和所述多个第二端部分174f，它们从第一延伸部分162f和第二延伸部分172f分支并且以相对小的宽度(例如，与第一延伸部分162f和第二延伸部分172f的宽度相比)延伸。在示例性实施例中，第一延伸部分162f的长度和宽度可实质上与第二延伸部分172f的长度和宽度相同，所述多个第一端部分164f的长度和宽度可实质上与所述多个第二端部分174f的长度和宽度相同，并且在容腔150的相对侧部，第一间隔凹槽160f可实质上与第二间隔凹槽170f对齐。在图3b的示例性实施例中，所述多个第一端部分164f和所述多个第二端部分174f中的每一个包括两个端部分。然而，本发明构思不限于此。例如，在示例性实施例中，所述多个第一端部分164f和所述多个第二端部分174f中的每一个可包括三个或更多个端部分。此外，在图3b的示例性实施例中，所述多个第一端部分164f和所述多个第二端部分174f在实质上相同的方向上延伸。然而，本发明构思不限于此。例如，在示例性实施例中，所述多个第一端部分164f中的一些可相对于其它的在不同方向上分支和延伸，或者所述多个端部分164f全部可在不同方向上分支和延伸。类似地，所述多个第二端部分174f中的一些可相对于其它的在不同方向上分支和延伸，或者所述多个第二端部分174f全部可在不同方向上分支和延伸。在示例性实施例中，包括在所述多个第一端部分164f中的端部分的宽度可实质上彼此相同或彼此不同。类似地，在示例性实施例中，包括在所述多个第二端部分174f中的端部分的宽度可实质上彼此相同或彼此不同。

图4a至图4c是根据本发明构思的示例性实施例的半导体封装件1的平面布局图和剖视图。图4b和图4c是分别沿着图4a的线x-x'和线y-y'截取的剖视图。为了便于解释，本文可省略对先前已描述的元件的额外描述。

参照图4a至图4c以及图1a至图1c，半导体封装件1可包括pcb100、多个半导体芯片200和布线插件300。

所述多个半导体芯片200可附着至pcb100的多个芯片附着区cr1和cr2。布线插件300可附着至包括在pcb100的容腔150中的插件附着区ir。例如，所述多个半导体芯片200可包括第一半导体芯片210和第二半导体芯片220。第一半导体芯片210和第二半导体芯片220可分别附着于pcb100的第一芯片附着区cr1和第二芯片附着区cr2。

例如，所述多个半导体芯片200可为存储器半导体芯片。存储器半导体芯片可为易失性存储器芯片(诸如(例如)动态随机存取存储器(dram)或者静态ram(sram))或者非易失性存储器芯片(诸如(例如)相变ram(pram)、磁阻ram(mram)、铁电随机存取存储器(feram)或者电阻随机存取存储器(rram))。例如，所述多个半导体芯片200可为逻辑半导体芯片，诸如中央处理单元(cpu)、微处理单元(mpu)、应用处理器(ap)等。

在示例性实施例中，所述多个半导体芯片200中的至少一个可为逻辑半导体芯片，而其它的可为存储器半导体芯片。例如，第一半导体芯片210可为逻辑半导体芯片，而第二半导体芯片220可为存储器半导体芯片。在示例性实施例中，第二半导体芯片220可为多个存储器半导体芯片的堆叠(例如，存储器系统中的所有存储器芯片一起作为一个组件，jedec标准定义)。例如，第二半导体芯片220可包括多个切片(例如，存储器芯片的堆叠中的一个存储器芯片，jedec标准定义)。所述多个切片可经贯通电极彼此连接，贯通电极诸如(例如)硅通孔(tsv)。在示例性实施例中，例如，第二半导体芯片220可为高带宽存储器(hbm)dram。

布线插件300可包括插件衬底310、形成在插件衬底310上的多个连接焊盘320和形成在电连接所述多个连接焊盘320的插件衬底310中的连接布线330。插件衬底310可为半导体衬底。例如，插件衬底310可包括硅(si)。所述多个连接焊盘320和连接布线330可通过半导体装置的一般布线处理形成在插件衬底310上。例如，连接布线330可包括导线布线(linewiring)和过孔插头(viaplug)。金属间电介质层(imd)可形成在导线布线与过孔插头之间。例如，可通过仅执行布线处理而不形成单独的电子装置在半导体衬底中形成布线插件300。

在示例性实施例中，布线插件300和pcb的上表面可布置在相同水平。例如，插件衬底310的上表面和衬底基板110的上表面可具有相同水平(例如，插件衬底310的上表面和衬底基板110的上表面可在相同水平上实质上彼此对齐)。在示例性实施例中，从衬底基板110的上表面至上焊盘122的上表面的高度和从插件衬底310的上表面至连接焊盘320的上表面的高度可实质上相等。pcb100的上焊盘122的上表面和布线插件300的连接焊盘320的上表面可布置在相同水平。

布线插件300可通过粘合材料层400被布置/被容纳在容腔150中。布线插件300可被布置/被容纳在容腔150中，以使得插件衬底310的上表面的水平与衬底基板110的上表面的水平相同(例如，以使得插件衬底310的上表面在相同水平上实质上与衬底基板110的上表面对齐)，并且使得仅上焊盘122从插件衬底310的上表面突出。容腔150中未布置布线插件300的空间可由粘合材料层400填充。粘合材料层400还可填充连接至容腔150的间隔凹槽160和170。在示例性实施例中，粘合材料层400可部分地填充间隔凹槽160和170。

在第一芯片附着区cr1和第二芯片附着区cr2中(例如，在第一半导体芯片210和第二半导体芯片220的下表面)，衬底基板110、插件衬底310和粘合材料层400的上表面可具有相同水平(例如，可在相同水平上实质上彼此对齐)。在示例性实施例中，填充容腔150的粘合材料层400的上表面可与衬底基板110和插件衬底310的上表面具有相同的水平(例如，这些上表面可在相同水平上实质上彼此对齐)，并且填充间隔凹槽160和170的粘合材料层400的至少一部分的上表面可具有比衬底基板110和插件衬底310的上表面的水平更低的水平(例如，填充间隔凹槽160和170的粘合材料层400的至少一部分的上表面可位于衬底基板110和插件衬底310的上表面以下)。

现在将描述将布线插件300布置/容纳在容腔150中的处理。

在示例性实施例中，在将粘合膜附着于布线插件300的下表面之后，可在容腔150中布置布线插件300。可替换地，在将粘合材料注入容腔150的一部分中之后，可将布线插件300布置在容腔150中。在该操作中，插件衬底310的上侧的一部分可从衬底基板110的上表面突出。

然后，通过利用附有冲击吸收膜的压板压制布线插件300，可将布线插件300布置/容纳在容腔150中。在这点上，除布置/容纳有布线插件300的部分之外，在利用压板通过热的压制处理中由容腔150限定的空间可填充有粘合膜或粘合材料，因此，可形成粘合材料层400。pcb100的上焊盘122和布线插件300的连接焊盘320可被掩埋在冲击吸收膜中。因此，衬底基板110的上表面、插件衬底310的上表面和填充容腔150的粘合材料层400的上表面可具有相同水平(例如，这些上表面可在相同水平上实质上彼此对齐)。

在示例性实施例中，从衬底基板110的上表面至容腔150的底表面的深度可比插件衬底310的厚度具有更大的值，并且容腔150的面积可比布线插件300的面积具有更大的值。因此，容腔150的侧壁和下表面可与布线插件300彼此间隔开，并且容腔150的侧壁和下表面与布线插件300之间的空间可由粘合材料层400填充。例如，在示例性实施例中，粘合材料层400可包围(例如，完全包围)布线插件300的下表面和侧表面。例如，在示例性实施例中，粘合材料层400布置在容腔150中，并且布置在布线插件300与容腔150的侧部和下表面之间。因此，布线插件300与容腔150的侧表面(还称作侧壁)和下表面间隔开，同时粘合材料层400布置在它们之间。因此，粘合材料层400的一部分可布置在蚀刻停止图案126与布线插件300的下表面之间。间隔凹槽160和170可由在完全填充容腔150之后剩余的一部分粘合膜或粘合材料填充。因此，粘合材料层400可将间隔凹槽160和170与容腔150一起填充。在示例性实施例中，第一间隔凹槽160和第二间隔凹槽170可在第一半导体芯片210与第二半导体芯片220之间的区中分别具有长度(例如，第一间隔凹槽160和第二间隔凹槽170可不延伸超出第一半导体芯片210与第二半导体芯片220之间的区)。因此，粘合材料层400可形成在第一半导体芯片210的下侧、第二半导体芯片220的下侧和第一半导体芯片210与第二半导体芯片220之间的区。

当插件衬底310的体积和粘合膜或粘合材料的体积与由容腔150和间隔凹槽160和170限定的空间的体积相同时，粘合材料层400可在容腔150和间隔凹槽160和170二者中与衬底基板110具有相同上表面。

在示例性实施例中，考虑到可在形成粘合材料层400的处理中发生的粘合膜或粘合材料的体积变化，通过容腔150和间隔凹槽160和170限定的空间的体积可大于插件衬底310的体积和粘合膜或粘合材料的体积。在这种情况下，粘合材料层400可完全填充容腔150，同时部分地填充间隔凹槽160和170。

在将布线插件300布置/容纳在容腔150中之后，第一半导体芯片210和第二半导体芯片220可附着至pcb100。第一半导体芯片210和第二半导体芯片220可分别包括第一连接端子212和214以及第二连接端子222和224。第一连接端子212和214可包括第一pcb连接端子212和第一插件连接端子214。第二连接端子222和224可包括第二pcb连接端子222和第二插件连接端子224。

第一半导体芯片210可附着于pcb100上，以使得第一pcb连接端子212连接至pcb100的上焊盘122，并且使得第一插件连接端子214连接至布线插件300的连接焊盘320。第二半导体芯片220可附着于pcb100上，以使得第二pcb连接端子222连接至pcb100的上焊盘122，并且使得第二插件连接端子224连接至布线插件300的连接焊盘320。因此，第一半导体芯片210和第二半导体芯片220中的每一个的一部分可附着于pcb100上，以与布线插件300重叠。

第一半导体芯片210可通过第一pcb连接端子212电连接至pcb100，并且可通过第一插件连接端子214电连接至第二半导体芯片220。类似地，第二半导体芯片220可通过第二pcb连接端子222电连接至pcb100，并且可通过第二插件连接端子224电连接至第一半导体芯片210。

例如，第一半导体芯片210和第二半导体芯片220可通过第一插件连接端子214、第一插件连接端子214所连接的连接焊盘320、连接布线330、第二插件连接端子224所连接的连接焊盘320和第二插件连接端子224在它们之间传递信号。

电源或地可被传递至第一pcb连接端子212和第二pcb连接端子222的至少一部分。数据信号可被传递至第一插件连接端子214和第二插件连接端子224的至少一部分。

在示例性实施例中，当第一半导体芯片210是逻辑半导体芯片，并且第二半导体芯片220是存储器半导体芯片时，电源、地、数据信号和控制信号全部可被传递至第一pcb连接端子212，数据信号和控制信号可被传递至第一插件连接端子214和第二插件连接端子224，并且电源和地可被传递至第二pcb连接端子222。

底部填充层500可形成在第一半导体芯片210和第二半导体芯片220与容纳布线插件300的pcb100之间。可利用例如毛细管底部填充法形成底部填充层500。例如，底部填充层500可包括环氧树脂。底部填充层500可包围第一连接端子212和214以及第二连接端子222和224。在示例性实施例中，底部填充层500可覆盖衬底基板100的其上未形成上阻焊层142的暴露的上表面。

然后，可形成模塑层600以覆盖pcb100的上表面以及第一半导体芯片210和第二半导体芯片220，并且可将外部连接端子700附着至pcb100的下焊盘124，从而形成半导体封装件1。例如，模塑层600可包括环氧模塑化合物(emc)。

在示例性实施例中，模塑层600不覆盖第一半导体芯片210和第二半导体芯片220的上表面，而是覆盖pcb100的上表面以及第一半导体芯片210和第二半导体芯片220中的每一个的侧表面。在这种情况下，半导体封装件1还可包括覆盖第一半导体芯片210和第二半导体芯片220的上表面的散热构件。例如，散热构件可包括诸如热片或热沉的散热板。例如，散热构件还可包括介于第一半导体芯片210与第二半导体芯片220之间的热界面材料(tim)。例如，tim可包括糊、膜等。

根据本发明构思的示例性实施例，由于pcb100的上焊盘122的上表面和布线插件300的连接焊盘320的上表面实质上在相同的水平上对齐，因此第一半导体芯片210与布线插件300之间的电力互连以及第二半导体芯片220与布线插件300之间的电力互连的可靠性可提高。因此，根据本发明构思的示例性实施例，第一半导体芯片210与第二半导体芯片220之间通过半导体封装件1中的布线插件300的电力互连的可靠性可提高。

根据本发明构思的示例性实施例，作为间隔凹槽160和170的结果，衬底基板110的上表面、插件衬底310的上表面和填充容腔150的粘合材料层400的上表面可实质上在相同水平上彼此对齐。因此，衬底基板110、插件衬底310、填充容腔150的粘合材料层400与第一半导体芯片210之间的空间以及衬底基板110、插件衬底310、填充容腔150的粘合材料层400与第二半导体芯片220之间的空间可具有实质上均匀的高度。结果，底部填充层500可平滑地填充所述空间，从而提高半导体封装件1的可靠性。例如，底部填充层500可按照均匀方式有效地填充所述空间。

图5是根据本发明构思的示例性实施例的半导体封装件1a的平面布局图。为了便于解释，本文可省略对先前已描述的元件的额外描述。

参照图5和图2a，半导体封装件1a可包括pcb100a、多个半导体芯片200和布线插件300。布线插件300和pcb100a可具有布置在相同的水平上的上表面(例如，布线插件300和pcb100a的上表面可在相同的水平上实质上彼此对齐)。pcb100a的上焊盘122的上表面和布线插件300的连接焊盘320的上表面可具有相同的水平(例如，这些上表面可在相同的水平上实质上彼此对齐)。

可通过粘合材料层400a将布线插件300布置/容纳在容腔150中。容腔150中未布置布线插件300的空间可被粘合材料层400a填充。粘合材料层400a还可填充连接至容腔150的间隔凹槽160a和170a。在示例性实施例中，粘合材料层400a可部分地填充间隔凹槽160a和170a。在示例性实施例中，衬底基板110、插件衬底310和粘合材料层400a的上表面可在第一半导体芯片210和第二半导体芯片220的下表面之下的区中在相同水平上实质上彼此对齐。

第一间隔凹槽160a和第二间隔凹槽170a可在第一半导体芯片210和第二半导体芯片220以外延伸，进入并穿越第一半导体芯片210与第二半导体芯片220之间的区。因此，粘合材料层400a可形成在第一半导体芯片210的下侧之下的区中、第二半导体芯片220的下侧之下的区中、第一半导体芯片210与第二半导体芯片220之间的区的一部分中以及第一半导体芯片210与第二半导体芯片220之间的区以外。

在示例性实施例中，粘合材料层400a可完全填充容腔150，并且部分地填充间隔凹槽160a和170a。

图6a至图6c是根据本发明构思的示例性实施例的半导体封装件1b和1c的平面布局图和剖视图。图6c是沿着图6a的线y-y'或者图6b的线y-y'截取的剖视图。为了便于解释，本文可省略对先前已描述的元件的额外描述。

参照图6a、图6c和图2a，半导体封装件1b可包括pcb100a、多个半导体芯片200和布线插件300。

可通过粘合材料层400b将布线插件300布置/容纳在容腔150中。容腔150中未布置布线插件300的空间可被粘合材料层400b填充。粘合材料层400b可完全填充容腔150和部分地填充间隔凹槽160a和170a。间隔凹槽160a和170a的未被粘合材料层400b填充的空间166a和176a可由模塑层600填充。

参照图6b、图6c和图2b，半导体封装件1c可包括pcb100b、多个半导体芯片200和布线插件300。

可通过粘合材料层400c将布线插件300布置/容纳在容腔150中。容腔150中未布置布线插件300的空间可被粘合材料层400c填充。粘合材料层400c可完全填充容腔150和部分地填充间隔凹槽160b和170b。例如，粘合材料层400c可完全填充第一延伸部分162b和第二延伸部分172b，并且部分地填充第一端部分164b和第二端部分174b。第一端部分164b和第二端部分174b的未被粘合材料层400c填充的空间166b和176b可由模塑层600填充。

在图6a至图6c的半导体封装件1b和1c中，由容腔150和间隔凹槽160a和170a或160b和170b限定的空间的体积可大于粘合材料层400b和400c的体积。因此，未被粘合材料层400b或400c填充的空间166a和176a或166b和176b可形成在间隔凹槽160a和170a或160b和170b中，从而防止粘合材料层400b和400c的一部分在形成粘合材料层400b和400c的处理中溢出到衬底基板110的上表面上。

因此，在示例性实施例中，粘合材料层400b和400c并不妨碍第一半导体芯片210与布线插件300之间的电力互连和第二半导体芯片220与布线插件300之间的电力互连，并且不妨碍平滑地形成底部填充层500。结果，根据示例性实施例，半导体封装件1b和1c的可靠性提高了。

根据本发明构思的示例性实施例，可通过利用图2c和图2d的pcb100c和100d替代图2a和图2b的pcb100a和100b形成本文所述的半导体封装件。

图7a和图7b是根据本发明构思的示例性实施例的半导体封装件1d的平面布局图和剖视图。图7b是沿着图7a的线y-y'截取的剖视图。为了便于解释，本文可省略对先前已描述的元件的额外描述。

参照图7a、图7b和图3a，半导体封装件1d可包括pcb100e、多个半导体芯片200和布线插件300。

可通过粘合材料层400d将布线插件300布置/容纳在容腔150中。容腔150中的不包括布线插件300的空间可被粘合材料层400d填充。粘合材料层400d还可填充连接至容腔150的间隔凹槽160e和170e。

第一间隔凹槽160e和第二间隔凹槽170e可分别包括从容腔150的两侧延伸的第一延伸部分162e和第二延伸部分172e以及在第一间隔凹槽160e和第二间隔凹槽170e的端部具有相对小的宽度(例如，与第一延伸部分162e和第二延伸部分172e的宽度相比)的第一端部分164e和第二端部分174e。

由于第一端部分164e和第二端部分174e的相对小的宽度，因此粘合材料层400d可根据毛细管现象填充第一端部分164e和第二端部分174e。因此，在形成粘合材料层400d的过程中，粘合材料层400d可快速地从第一端部分164e运动至第二端部分174e，从而防止粘合材料层400d的一部分溢流至衬底基板110的上表面上。

在示例性实施例中，粘合材料层400d可仅填充第一端部分164e和第二端部分174e中的每一个的下侧的一部分。在示例性实施例中，粘合材料层400d可从第一延伸部分162e和第二延伸部分172e延伸至第一端部分164e和第二端部分174e中的每一个的端部，并且粘合材料层400d的上表面的高度可逐渐减小。未被粘合材料层400d填充的第一端部分164e和第二端部分174e的端部的上侧空间166e和176e可被模塑层600填充。

图8至图14是根据本发明构思的示例性实施例的半导体封装件2、2a、2b、2c、2d、2e和2f的平面布局图。为了便于解释，本文可省略对先前已描述的元件的额外描述。

如图8至图14所示，半导体封装件可包括具有多个容腔的pcb，并且可包括布置在所述多个容腔中的多个布线插件。

参照图8，在示例性实施例中，半导体封装件2可包括pcb102、第一半导体芯片230、多个第二半导体芯片240和多个布线插件302。

第二半导体芯片240可邻近于第一半导体芯片230的两个相对侧部。在示例性实施例中，两个第二半导体芯片240可邻近于第一半导体芯片230的每一侧。然而，本发明构思不限于此。例如，在示例性实施例中，第二半导体芯片240可仅邻近于第一半导体芯片230的一侧。在这种情况下，所述两个第二半导体芯片240可彼此间隔开。在示例性实施例中，第二半导体芯片240可邻近于第一半导体芯片230的四侧中的每一个。在这种情况下，两个第二半导体芯片240可邻近于每一侧并且彼此间隔开。可替换地，在示例性实施例中，第二半导体芯片240可邻近于第一半导体芯片230的至少一侧。在这种情况下，三个或更多个第二半导体芯片240可彼此间隔开。

第一半导体芯片230可布置为使得其一侧位于至少两个布线插件302中的一些上。第二半导体芯片240可排列在所述至少两个布线插件302中的每一个的一部分上。

半导体封装件2的包括第一半导体芯片230和一个第二半导体芯片240的部分与图4a至图4c的半导体封装件1基本相似。因此，省略了对其的进一步详细描述。例如，半导体封装件2的第一半导体芯片230和一个第二半导体芯片240以及布置在第一半导体芯片230与所述一个第二半导体芯片240之间的一个布线插件302可对应于图4a至图4c的半导体封装件1的第一半导体芯片210、第二半导体芯片220和布线插件300。形成在第一半导体芯片230与所述一个第二半导体芯片240之间的粘合材料层410可对应于图4a至图4c的粘合材料层400。

在示例性实施例中，半导体封装件2的布线插件302的数量可等于第二半导体芯片240的数量。然而，本发明构思不限于此。例如，在示例性实施例中，可将一个布线插件302布置在邻近于第一半导体芯片230的一侧的两个或更多个第二半导体芯片240之间，或者可将两个或更多个布线插件302布置在第一半导体芯片230与一个第二半导体芯片240之间。

粘合材料层410可填充容腔150并且包围布线插件302的底部和侧表面。第一半导体芯片230的一部分和一个第二半导体芯片240的一部分可与对应于第一半导体芯片230和所述一个第二半导体芯片240的所述一个布线插件302重叠。沿着第一半导体芯片230与所述一个第二半导体芯片240之间的区从布线插件302的两侧延伸的粘合材料层410的第一延伸粘合层412和第二延伸粘合层414可具有相对于布线插件302的对称形状。第一延伸粘合层412和第二延伸粘合层414可为粘合材料层410的分别形成在第一间隔凹槽160和第二间隔凹槽170中的那些部分。第一延伸粘合层412可在未布置另一个第二半导体芯片240的方向上延伸。第二延伸粘合层414可在布置了另一个第二半导体芯片240的方向上延伸。

参照图9，在示例性实施例中，半导体封装件2a可包括pcb102a、第一半导体芯片230、多个第二半导体芯片240和多个布线插件302。粘合材料层410a可形成在第一半导体芯片230与一个第二半导体芯片240之间。

粘合材料层410a可包括形成在第一间隔凹槽160a中的第一延伸粘合层412a和形成在第二间隔凹槽170a中的第二延伸粘合层414a。第一间隔凹槽160a和第二间隔凹槽170a可具有相对于容腔150的非对称形状。例如，第一间隔凹槽160a可从容腔延伸得相对比第二间隔凹槽170a更长(例如，第一间隔凹槽160a的长度可大于第二间隔凹槽170a的长度)。

因此，形成在半导体封装件2a中的粘合材料层410a的第一延伸粘合层412a和第二延伸粘合层414a可具有相对于布线插件302的非对称形状。例如，第一延伸粘合层412a可从布线插件302延伸得比第二延伸粘合层414a更长(例如，第一延伸粘合层412a的长度可大于第二延伸粘合层414a的长度)。在未设置另一个第二半导体芯片240的方向上延伸的第一延伸粘合层412a可比在布置了另一个第二半导体芯片240的方向上延伸的第二延伸粘合层414a更长。

参照图10，在示例性实施例中，半导体封装件2b可包括pcb102b、第一半导体芯片230、多个第二半导体芯片240和多个布线插件302。可在第一半导体芯片230与一个第二半导体芯片240之间形成粘合材料层410b。

粘合材料层410b可包括形成在第一间隔凹槽160a中的第一延伸粘合层412b和形成在第二间隔凹槽170a中的第二延伸粘合层414b。

第二间隔凹槽170a可从容腔150延伸，容腔150容纳两个布线插件302，它们分别与两个第二半导体芯片240重叠，所述两个第二半导体芯片240在第一半导体芯片230的一侧在布置另一个第二半导体芯片240的方向上彼此间隔开。此外，第二间隔凹槽170a可彼此面对，并且可彼此连接。因此，在未布置另一个第二半导体芯片240的方向上延伸的第一延伸粘合层412b可具有端部分，并且在布置了另一个第二半导体芯片240的方向上延伸的第二延伸粘合层414b可连接至布置在第一半导体芯片230与所述另一个第二半导体芯片240之间的另一个第二延伸粘合层414b。

参照图11，在示例性实施例中，半导体封装件2c可包括pcb102c、第一半导体芯片230、多个第二半导体芯片240和多个布线插件302。可在第一半导体芯片230与一个第二半导体芯片240之间形成粘合材料层410c。粘合材料层410c可包括形成在第一间隔凹槽160a中的第一延伸粘合层412c和形成在第二间隔凹槽170a中的第二延伸粘合层414c。

在示例性实施例中，作为形成在第一间隔凹槽160a中的粘合材料层410c的一部分的第一延伸粘合层412c并不完全填充第一间隔凹槽160a。第一间隔凹槽160a的未被第一延伸粘合层412c填充的空间166c可被模塑层600填充，如图6c所示。

参照图12，在示例性实施例中，半导体封装件2d可包括pcb102d、第一半导体芯片230、多个第二半导体芯片240和多个布线插件302。粘合材料层410d可形成在第一半导体芯片230与一个第二半导体芯片240之间。粘合材料层410d可包括形成在第一间隔凹槽160d中的第一延伸粘合层412d和形成在第二间隔凹槽170d中的第二延伸粘合层414d。

在示例性实施例中，作为形成在第一间隔凹槽160d中的粘合材料层410d的一部分的第一延伸粘合层412d并不完全填充第一间隔凹槽160d。第一间隔凹槽160d中的未被第一延伸粘合层412d填充的空间166d可被模塑层600填充，如图6c所示。

参照图13，半导体封装件2e可包括pcb102e、第一半导体芯片230、多个第二半导体芯片240和多个布线插件302。粘合材料层410e可形成在第一半导体芯片230与一个第二半导体芯片240之间。

粘合材料层410e可包括形成在第一间隔凹槽160e中的第一延伸粘合层412e和形成在第二间隔凹槽170e中的第二延伸粘合层414e。

形成在半导体封装件2e中的粘合材料层410e的第一延伸粘合层412e和第二延伸粘合层414e可具有相对于布线插件302的非对称形状。

例如，第一延伸粘合层412e可从布线插件302延伸得比第二延伸粘合层414e更长(例如，第一延伸粘合层412e的长度可大于第二延伸粘合层414e的长度)。例如，在未布置另一个第二半导体芯片240的方向上延伸的第一延伸粘合层412e可比在布置了另一个第二半导体芯片240的方向上延伸的第二延伸粘合层414e更长。第一延伸粘合层412e的端部分的宽度可相对小于其邻近于布线插件302的那部分的宽度。

在示例性实施例中，第一延伸粘合层412e的具有相对小的宽度的端部分可仅填充第一间隔凹槽160e的下侧的一部分。与图7b的上侧空间166e相似，第一间隔凹槽160e的未被第一延伸粘合层412e填充的上侧空间可被模塑层600填充，如图7b所示。

参照图14，半导体封装件2f可包括pcb102f、第一半导体芯片230、多个第二半导体芯片240和多个布线插件302。可在第一半导体芯片230与一个第二半导体芯片240之间形成粘合材料层410f。

粘合材料层410f可包括形成在第一间隔凹槽160e中的第一延伸粘合层412f和形成在第二间隔凹槽170e中的第二延伸粘合层414f。第一延伸粘合层412f和第二延伸粘合层414f中的每一个的端部分的宽度可相对小于其邻近于布线插件302的那部分的宽度。

在未布置另一个第二半导体芯片240的方向上延伸的第一延伸粘合层412f可具有端部分，并且在布置了另一个第二半导体芯片240的方向上延伸的第二延伸粘合层414f可连接至布置在第一半导体芯片230与所述另一个第二半导体芯片240之间的另一个第二延伸粘合层414f。

在示例性实施例中，第一延伸粘合层412f和第二延伸粘合层414f的具有相对小的宽度的端部分可分别仅填充第一间隔凹槽160e和第二间隔凹槽170e的下侧的一部分。与图7b的上侧空间166e和176e相似，第一间隔凹槽160e和第二间隔凹槽170e的未被第一延伸粘合层412f和第二延伸粘合层414f填充的上侧空间可被模塑层600填充，如图7b所示。

图15是根据本发明构思的示例性实施例的半导体封装件1100的构造的示意图。

参照图15，半导体封装件1100可包括微处理单元(mpu)1110、存储器1120、接口1130、gpu1140、功能块1150和系统总线1160，mpu1110、存储器1120、接口1130、gpu1140和功能块1150经系统总线1160彼此连接。半导体封装件1100可包括mpu1110和gpu1140二者，或者可包括mpu1110或者gpu1140。

mpu1110可包括核和二级(l2)缓存。例如，mpu1110可包括多个核。所述多个核可具有相同的性能特征或者相对于彼此不同的性能特征。所述多个核可同时或在不同的时间点被激活。存储器1120可存储在mpu1110的控制下被功能块1150执行的处理的结果。例如，随着存储在mpu1110的二级缓存中的内容被清空，存储器1120可存储被功能块1150执行的处理的结果。接口1130可与外部装置交互。例如，接口1130可与相机、液晶显示器(lcd)、扬声器等交互。

gpu1140可执行图形功能。例如，gpu1140可执行视频编解码或者处理三维(3d)图形。

功能块1150可执行各种功能。例如，当半导体封装件1100是用于移动装置中的ap时，功能块1150中的一些可执行通信功能。

半导体封装件1100可为图1至图14的半导体装置1、1a、1b、1c、1d、2、2a、2b、2c、2d、2e和2f中的任一个。mpu1110和/或gpu1140可为图1a和图14的第一半导体芯片210和230中的任一个。存储器1120可为图1a和图14的第二半导体芯片220和240中的任一个。

接口1130和功能块1150可对应于图1a和图14的第一半导体芯片210和230的一些部分。

半导体封装件1100可根据本文所述的本发明构思的示例性实施例进行设计。因此，半导体封装件1100可包括mpu1110和/或gpu1140和存储器1120，并且可在mpu1110和/或gpu11140与存储器1120之间提供可靠的电力互连。结果，半导体封装件1100可具有高容量、高性能和高可靠性。

虽然已经参照本发明构思的示例性实施例具体示出并描述了本发明构思，但是本领域普通技术人员应该理解，在不脱离由权利要求限定的本发明构思的精神和范围的情况下，可在其中作出各种形式和细节上的改变。