专利名称：互补金属氧化物半导体器件的制作方法
技术领域：
本发明通常涉及一种适合于移动装置的互补金属氧化物(CMOS)半导体器件，而更具体地涉及一种互补金属氧化物半导体器件，其中即使构成互补MOS逻辑电路的场效应晶体管的栅绝缘膜被制成厚度小于2.5nm，其在非工作状态下的能量消耗会被大大地降低。
近年来，对移动装置的需求正在增加。对移动装置首先想到的是室外使用的个人计算机、便携带电话等类似物，并用电池向移动装置提供电源。为此，在移动装置中，降低工作状态及非工作状态下的能耗是非常重要的。另外，至于用于移动装置中半导体器件，尤其是互补MOS半导体器件是很有效的，这是因为互补MOS半导体器件在非工作状态下具有较低的能耗。
然而，如果为了增加半导体器件的电路运行速度而降低MOSFET的阈值电压，由于在非工作状态下流动的电流(此后为简单起见，简称为“备用电流”)上升从而在非工作状态下的能耗增高。图4为安装在传统互补MOS半导体器件中的电路结构的电路图。传统的互补MOS半导体器件在其中装有两级反相器INV11及INV12。反相器INV11包括P沟道MOSFETP11及n沟道MOSFET N11，而反相器INV12包括P沟道MOSFET P12及n沟道MOSFETN12。这些MOSFETP11、P12、N11、N12中的每一个都具有低阈值的低阈值电压MOSFET。
在如此构成的传统互补MOS半导体器件中，当输入到输入端IN11的信号被保持在低电平时，其中输入端IN11同时与设置在反相器INV11中的P沟道MOSFET P11的栅极及n沟道MOSFET N11的栅极相连，P沟道MOSFET P11处于导通状态，同时n沟道MOSFET N11处于非导通状态。在此情况下，输入到反相器INV12的信号被保持在高电平，从而P沟道MOSFET P12变为非导通状态，同时n沟道MOSFET N12变为导通状态。然后，处于低电平的信号通过输出端OUT11输出，而其中输出端OUT11同时与P沟道MOSFET P12的漏极及n沟道MOSFET N12的漏极相连。此时，虽然在反相器INV11中，n沟道MOSFET N11处于非导通状态，而实际上，会流过大量的备用电流，这是因为MOSFET为低阈值电压型。为此，使得对应于此备用电流的直通电流21流过从电源线L11到地线(GND)L12的路径。另外，在反相器INV12中，使对应于P沟道MOSFET P12的备用电流的直通电流流过从电源线L11到GND线L12的路径。这些直通电流21及22结果导致在非工作状态下的能耗增大。
下面对设计用来克服上述不足的电路进行描述(参见日本专利申请平6-29834)。在此公报中描述的电路以图4中所示的逻辑电路为基础，且在其中设置了用于将电源线及GND线与逻辑电路隔离的装置。图5为在日本专利申请平6-29834中描述的电路结构示意图。在此结构中，在图5所示的电路中，用相同的标号表示与图4中的逻辑电路相类似的部分，在这里为简化起见省略了对其的详细描述。在日本专利申请平-6-29834中描述的电路中，P沟道的MOSFET P13被作为电源电路S11跨接到电源线L13及伪电源线V11，同样n沟道MOSFET N13被提供作为电源电路SR跨接到GND线L14及伪GND线V12。P沟道MOSFET P13及n沟道MOSFET N13都为具有高阈值的高阈值电压P沟道MOSFET。P沟道MOSFET P13的栅极通过反相器INV13与开关SW11相连，而n沟道MOSFET N13的栅极直接与开关SW11相连。
在如上所述传统的电路结构中，如果通过反相器INV11及INV12使开关SW11在非工作状态下处于非导通状态，P沟道MOSFET P13及n沟道MOSFETN13都变为非导通状态，从而反相器INV11及INV12都与电源线13及GND线14相隔离。另外，由于P沟道MOSFET P13及n沟道MOSFET N13都为高阈值电压MOSFET，其中的备用电流大大低于MOSFET P11、P12、N11及N12的备用电流，由此流过从电源线L13到GND线L14的路径的直通电流被大大地抑制，其结果，在非工作状态的能耗也被大大降低。
另外，还提出一种电路，其在不降低运行速度的前提下可以减小非工作状态下的能耗(参见日本专利申请7-38417)。在此公报中描述的电路中，在逻辑电路中设置有由具有低阈值电压的MOS晶体管构成的第一反相器及由具有高阈值电压的MOS晶体管构成的第二反相器。此外，第一反相器被设计成在非工作状态下与电源相分离。
根据日本专利申请平7-38417中描述的电路，在工作期间，通过第一反相器进行高速切换操作，而同时在非工作状态期间，由第二反相器保持输出电平。为此，可将非工作状态下的能耗降低到最低水平。
然而，这又产生一个问题，即当随着LSI的高集成度及运行速度的提高MOSFET精细地收缩从而使栅极长度变为大约0.1μm时，在传统的具有如上所述的电路结构的互补MOS半导体器件中，其在非工作状态下能耗较高。特别是，由于在使用电池工作的LSI中，即使处于非工作状态，也会产生很大的高能耗，相应地电池耗废也很大。在目前形势下对移动装置的需求越来越大，因此解决此问题是很重要的。
MOSFET的诸如尺寸等器件参数可根据某比例尺寸下降规则精细缩减。至于比例尺寸下降规则，已提出一种电场确定比例尺寸下降规则、电压确定比例尺寸下降规则、半电场确定比例尺寸下降规则等。接着，在任何一种比例尺寸下降规则中，需假设用相同的尺寸缩减比例同时对栅极长度及栅绝缘膜的厚度进行缩减。在实际的器件中，栅极长度及栅绝缘膜的厚度大约同比例缩减。因此，具有0.25μm栅极长度的CMOS的栅绝缘膜的厚度通常为5nm，根据比例尺下降原则，具有0.1μm栅极长度的CMOS的栅绝缘膜的厚度范围为2.0到2.5nm。也即，为了使MOSFET精细缩减，栅极长度为大约0.1μm，而具有逻辑电路的栅绝缘膜的厚度薄于2.5nm，则在非工作状态下的能耗将要升高。
针对上述情况，本发明的目的是解决与现有技术相关的上述问题，因此本发明的一个目的是提供一种互补MOS半导体器件，其中即使当逻辑电路中的栅绝缘膜的厚度比2.5nm薄，也可抑制非工作状态下的能耗。
根据本发明的一个方面，所提供的互补MOS半导体器件包括具有多个场效应晶体管的互补MOS逻辑电路；用于向互补MOS逻辑电路提供电源电压的作为源极的第一线路及第二线路；用于控制供给从第一线路到互补MOS逻辑电路的电源电压的第一电源电路；用于控制供给从第二线路到互补MOS逻辑电路的电源电压的第二电源电路；用于控制第一电源电路工作的第三电源电路，其中第三电源电路包括每个都具有2.5nm或更大厚度的栅绝缘膜的场效应晶体管。
根据本发明的一个方面，由于在第三电源电路中设置了具有厚度为2.5nm或更大的栅绝缘膜的场应晶体管，在互补MOS逻辑电路的非工作状态中，通过抑制流过栅绝缘膜的直通电流可降低能耗。
根据本发明的另一方面，所提供的互补MOS半导体器件包括具有多个场效应晶体管的互补MOS逻辑电路；用于向互补MOS逻辑电路提供电源电压的作为源极的第一线路及第二线路；用于控制提供从第一线路到互补MOS逻辑电路的电源电压的第一电源电路；用于控制从第二线路提供给互补MOS逻辑电路的电源电压的第二电源电路；及用于控制第一电源电路操作的第三电源电路，其特点是在互补MOS逻辑电路中设置的多个场效应晶体管的阱与第一线路及第二线路电绝缘。
在本发明的另一方面中，由于在互补MOS逻辑电路中设置的多个场效应晶体管的阱与第一线路及第二线路电绝缘，通过抑制流过其间的电流可减少能耗。
从由第一电源电路及第二电源电路组成的结构中选出的至少一种电路最好包括具有2.5nm或更厚栅绝缘膜的场效应晶体管。
通过在第一电源电路或第二电源电路中提供每个具有2.5nm或更厚栅绝缘膜的场效应晶体管，在互补MOS逻辑电路的工作中可以提供足够的电压。尤其是，在两个电源电路中都提供了上述的效应晶体管，由此提高了其使用效果。
在此结构中，上述场效应晶体管的栅绝缘膜可由氧化硅膜或硅氮氧化膜构成，同样可通过氮的氧化物对硅基片表面进行氧化形成氧化硅膜。
通过下面结合附图对本发明最佳实施例的描述会对本发明的上述及其它目的及优点有更清楚的了解。
图1A为安设在本发明第一实施例的互补MOS半导体器件中的电路结构的示意图，图1B为根据本发明第一实施例的互补MOS半导体器件的结构示意图；图2为根据本发明第二实施例的互补MOS半导体器件的结构截面示意图3为根据本发明第三实施例的互补MOS半导体器件的结构截面示意图；图4为安装在传统互补MOS半导体器件中的电路结构的电路图；图5为在日本专利申请平6-29834中揭示的电路结构的电路图；图6A为包括MOSFET的电路结构的电路图，其中每个MOSFET具有小于2.5nm厚度的栅绝缘膜，图6B为用于描述在图6A电路中产生的直通电流的电路图，而图6C用于解释在图6A电路中产生的直通电流的电路图；图7A为当栅绝缘膜厚度为2.0nm时，用解释流过在日本专利申请平6-29824中揭示的电路的直通电流电路图，而图7B为半导体器件的结构截面示意图，其中将图7A中所示的电路安设在P型半导体基片上。
图8为表示栅极电压与导引隧道电流(隧穿电流)间关系的示意图；图9为表示栅氧化膜厚度与导引隧道电流间关系的示意图；及图10为表示栅氧化膜厚度与漏电流间关系的示意图。
为解决上述与现有技术相关的问题，经过坚持不懈的重复研究与努力，本发明人发现如果将传统逻辑电路中的栅绝缘膜的厚度制成小于2.5nm，即使在非工作状态下也会使导引隧道电流过栅绝缘膜，因此通过减少比导引隧道电流可以抑制非工作状态下的能耗。
下面将对传统电路中的栅绝缘膜内产生的导引隧道电流(造成能耗上升的原因)进行描述。图6A为包括MOSFET的电路的结构示意图，每个MOSFET都具有厚度小于2.5nm的栅绝缘膜，图6B为用于解释在图6A中电路中产生的直通电流的电路图，而图6C为用于解释在6A电路中产生的直通电流的电路图。在图6A的电路中，与传统实例相类似，在其中设置了两级反相器INV21及INV22。反相器INV21包括P沟道MOSFETP21及n沟道MOSFET N21，而反相器INV12包括P沟道MOSFET P22及n沟道MOSFETN22。MOSFETP21、P22、N21及N22中每一个都是具有高阈值的高阈值电压MOSFET。
在上述电路结构中，当输入到输入端IN21的信号被保持在低电平时，其中输入端IN21与P沟道MOSFET P21的栅极及反相器INV21中的n沟道MOSFET N21的栅极相连，P沟道MOSFET P21处于导通状态，而n沟道MOSFET N21处于非导通状态。在此情况下，输入到反相器INC22的信号被保持在高电平，从而P沟道MOSFET P22变为非导通状态而n沟道MOSFET N22变为导通状态。然后，处于低电平的信号通过输出端OUT21输出，而其中输出端OUT21同时与P沟道MOSFET P22的漏极及n沟道MOSFET N22的漏极相连。此时，由于输入到反相器INV21中的信号被保持在低电平，从而电路处于正常状态(非工作状态)，同样每个P沟道MOSFETP21及n沟道MOSFETN21为高阈值电压MOSFET，如果栅绝缘膜的厚度大于或等于2.5nm，则电流很难流过从电源电路L21到GND线L22的路径。
然而，由于在此例中，正如图6B中所示，栅绝缘膜的厚度小于2.5nm，使得导引隧道电流流过n沟道MOSFET N22的栅绝缘膜。其结果，使得直通电流23流过从电源线L21到GND线路L22的路径。另外，当输入到输入端IN21的信号被保持在高电平时，使得导引隧道电流流过P沟道MOSFET P22的栅绝缘膜，因此使得直通电流流过从电源线L21到GND线L22的路径。
同样在日本专利申请平6-29834中揭示的电路中，如果使栅绝缘膜的厚度小于2.5nm(例如2.0nm)，类似地，也会导致直通电流流过。图7A为当栅绝缘膜厚度为2.0nm时，用于解释流过日本专利申请平6-29834中揭示的电路的直通电流的电路图，而图7B中所示装有图7A所示电路的P型半导体基片上的半导体器件的结构截面示意图。图5中所示的反相器INV13包括都为高阈值电压MOSFET的P沟道MOSFETP14及n沟道MOSFET N14。另外在图7B中，端子T11与GND线L14相连，而端子T12与开关SW11相连。另外，端子T13与伪GND线V12相连，而端子T14与反相器INV12相连。端子T15与伪电源线V11相连，端子T16通过反相器INV13与开关SW11相连。端子T11与电源线L13相连。同样，n沟道MOSFETN11及N13形成于与GND线L14处于相同电势的P型阱12中，而P沟道MOSFET P11及P13形成于与电源线L13相同电势的N型阱13中。另外，P型阱12及N型阱13形成于同一P型半导体基片11中。
在此电路中，在包括反相器INV11及INV12的逻辑电路的非工作状态中，通过将到达开关SW11的输入信号的强度降至低电平从而使伪电源线V11及伪GND线V12分别与电源线L13及GND线L14相隔离。其结果，不会流过任何直通电流(如图6B及6C中所示的直通电流23及24)。
然而，由于如图7A中所示，栅绝缘膜的厚度为2.0nm，电源线L13与P沟道MOSFET P4的N型阱的电势相等，如果处于低电平的信号输入到开关SW11，则令使导引隧道电流流过P沟道MOSFET P4的栅绝缘膜，其会导致有直通电流25流过。另外，由于如图7B中所示，栅绝缘膜的厚度为2.0nm，n沟道MOSFET N11的P型阱与和端子T11相连的GND线L14的电势相同，如果输入信号被保持在高电平，则会使导引隧道电流流过n沟道MOSFET N11的栅绝缘膜，其结果导致有直通电流26流过。此外，当输入信号被保持在低电平时，由于P沟道MOSFET P11的N型阱13与和端子T17相连的电源线L13的电势相同，使得导引隧道电流流过P沟道MOSFET P11的栅绝缘膜，其结果导致直通电流流过。由于由导引隧道电流产生的直通电流与和现有技术相关问题中的直通电流不同。在传统电路中，即使开关SW11处于非导通状态，也不会抑制此直通电流。
图8中示出了本发明测出的流过具有2nm厚栅绝缘膜的n沟道MOSFET的导引隧道电流的结果。图8为示出栅电压(横轴)与导引隧道电流(纵轴)间关系的示意图。在栅电压为正的区域内，n沟道MOSFET处于反相状态，而在栅电压为负的区域内，n沟道MOSFET处于累积状态。在此结构中，处于反相状态的导引隧道电流超出处于累积状态的量对应于平带电压。
另外，图9中示出隧道电流与栅氧化膜厚度间的依赖关系。图9为表示栅氧化膜厚度(横轴)与导引隧道电流(纵轴)间关系的示意图。在图9中，空心标志“○”表示当电源电压为1.8V时的导引隧道电流，而实心标志“●”表示当电源电压为1.2V时的导引隧道电流。从图中可明显看出，导引隧道电流与栅绝缘膜厚度的依赖关系非常明显，因此，无论何时栅绝缘膜变薄0.2nm，导引隧道电流上升大约一个数位。
通过上述讨论结果，图10中示出当假设无导引隧道电流流过时，由于备用电流产生的漏电流与由于导引隧道电流产生的漏电流的比较结果。图10为栅绝缘膜的厚度(横轴)与漏电流(纵轴)间关系的示意图。在此结构中，MOSFET的栅极宽度为1μm。在图10中，空心标志“○”表示由于导引隧道电流产生的漏电流，而实心标志“●”表示由于备用电流产生的漏电流。如图10中所示，当绝缘膜的厚度变为比2.5nm薄时，由于导引隧道电流产生漏电流大于MOS晶体管的备用电流，换句话说，在互补MOS半导体器件的非工作期间从电源线流到GND线的漏电流中，由于导引隧道电流而产生的直通电流为主要的电流，而其中在MOS半导体器件中，在栅绝缘膜的厚度比2.5nm薄的区域内，栅极长度小于0.1μm。
现在，参考相应附图描述本发明最佳实施例器件中的电路结构的电路图，而1B为本发明第一实施例的互补MOS半导体器件的结构示意图。在本实施例中，安装有包括两级反相器INV1及1NV2的内部逻辑电路。反相器INV1包括P沟道MOSFET P1及n沟道MOSFET N1，而反相器INV12包括P沟道MOSFET P2及n沟道MOSFET N2。这些MOSFET P1、P2、N1及N2的每一个都具有2nm绝缘膜厚度的MOSFET。栅绝缘膜例如可由氧化硅膜或由氮化硅氧化膜构成，而其中氮化硅氧化膜是通过氮化氧化硅形成的。而氧化硅膜例如氮的氧化物的工作对硅基片表面进行氧化而形成。P沟道MOSFET P1及P2的源极及阱与伪电源线V1相连。另外，n沟道MOSFET N1和N2的源和阱与伪GND线V2相连。然后，P沟道MOSFETP3作为电源电路S1与伪电源线V1相连，n沟道MOSFETN3作为电源电路S2与伪GND线V2相连。另外，电源线L1与电源电路S1相连，而GND线L2与电源电路S2相连。同时，反相器INV3作为电源电路S3与P沟道MOSFET P3的栅极相连。开关SW1与反相器INV3及n沟道MOSFET N3的栅极相连。其结果，P沟道MOSFET P3及n沟道MOSFET N3同时工作。反相器INV3包括P沟道MOSFET P4及n沟道MOSFET N4。P沟道MOSFET P4与电源线L1相连，而n沟道MOSFETN4与GND线L2相连。在此结构中，P沟道MOSFETP4及n沟道MOSFETN4的每一个都为具有4nm栅绝缘膜厚度的MOSFET。
另外，在图1B中，端子T1与GND线L2相连，端子T2与开关SW1相连。同样，端子T3与伪GND线V2相连，端子T4与反相器INV2相连。端子T5与伪电源线V1相连，而端子T6通过反相器INV3与开关SW1相连，同样，端子T7与电源线L1相连。
此外，如图1B中所示，n沟道MOSFET N1形成在第一P型阱2中，而n沟道MOSFETN3形成在第二P型阱3中，同样，第一P型阱2及第二P型阱3形成在同一第三N型阱4内，从而彼此远离设置。其结果，第一P型阱2及第二P型阱3彼此电绝缘。另外，P沟道MOSFET P1形成在第一N型阱5内，而P沟道MOSFET P3形成在第二N型阱6内。还有，第一N型阱5、第二N型阱6以及第三N型阱4形成在P型半导体基片1内从而彼此隔离设置。其结果，第一N型阱5及第二N型阱6彼此电绝缘。在此结构中，如果与第二N型阱6电绝缘，则P沟道MOSFETP2(图1B未示出)可与P沟道MOSFET P1一样形成在同一第一N型阱5内。同样，如果与第二P型阱3电绝缘，则n沟道MOSFET N2(图1B中未示出)可与n沟道MOSFET N1一样形成在同一P型阱2内。
下面将对具有如上所述结构的第一实施例的操作进行描述。
开关SW1在包括反相器INV1及INV2的内部逻辑电路的非工作状态下变为非导通状态，从而与现有技术类似，内部逻辑电路与电源线L1及GND线L2相分离，由此电源电压不会施加到内部逻辑电路上。其结果，可防止产生如图6B中所示的直通电流23或24。另外，P沟道MOSFETP4的栅绝缘膜厚度为4nm，从而可防止在P沟道MOSFET P4中产生导引隧道电流。这样的结果可防止产生图7A中所示的直通电流25。此外，由于第一P型阱2及第二P型阱3彼此电绝缘，即使当在输入端IN1保持高电平信号时，也可防止产生图7A及7B中所示的直通电流26。同样，由于第一N型阱5及第二N型阱6彼此电绝缘，当在输入端IN1保持低电平的信号时，可防止直通电流流过从输入端IN1到电源线L1的路径。
在此结构中，P沟道MOSFET P3及n沟道MOSFET N3的栅绝缘膜厚度不受限制。但是，如果P沟道MOSFET P3的栅绝缘膜厚度小于2.5nm，则在反相器INV1及INV2的工作中会使电流流过从电源线L1到P沟道MOSFET P3的栅极的路径，而如果n沟道MOSFET N3的栅级绝缘膜的厚度比2.5nm薄，则在反相器INV1及INV2的工作中，电流会流过从n沟道MOSFETN3的栅极到GND线L2的路径。为此，在某些情况下，无法对伪电源线V1或伪GND线V2提供足够的电压。因此，P沟道MOSFET P3及n沟道MOSFETN3的栅绝缘膜的厚度需要大于或等于2.5nm。
下面将对本发明的第二实施例进行详细描述。在本实施例中，提供了图1A中所示的电路。其中形成有本实施例的MOSFET的阱的结构与第一实施例中的不同，图2为根据本发明第二实施例的互补MOS半导体器件的结构截面示意图。在图2中所示的第二实施例中，与图1B中第一实施例中相对应的部分用同样的标号表示，并为简化起见略去了对其的描述，在本实施例中，第一P型阱2形成在第三N阱4a内，而第二P型阱3直接形成在P型半导体基片1内。在这种情况下，第一P阱2及第二P型阱3彼此电绝缘。
为此，在本实施例中，当在输入端IN1保持高电平信号时，导引隧道电流不会流过n沟道MOSFET N1，从而可防止产生如图7A及7B中所示的直通电流26。
下面对本发明的第三实施例进行详细描述，同样在本实施例中，提供了图1A中所示的电路。本实施例与第二实施例类似，与第一实施例的差别在于形成于其内的具有MOSFET阱的结构不同。图3为本发明第三实施例的互补MOS半导体器件的结构截面示意图。在图3所示的第三实施例中，与图1B中第一实施例中相对应的部分用同样的标号表示，并为简化起见略去了对其的描述，在本实施例中，第二P型阱3形成在第三N阱4b内，而第一P型阱2直接形成在P型半导体基片1内。在这种情况下，第一P阱2及第二P型阱3彼此电绝缘。
为此，在本实施例中，当在输入端IN1保持高电平信号时，不会使导引隧道电流流过n沟道MOSFET N1，从而可防止产生如图7A及7B中所示的直通电流26。
在此结构中，当如上述元件形成在P型半导体基片上时，需要通过N型阱4使P型阱2和3彼此电绝缘，而当元件形成在N型半导体基片上时，需要通过P型阱使N型阱5和6彼此电绝缘。
如上所述，根据本发明，设置在电源电路中的场效应晶体管的绝缘膜厚度大于或等于2.5nm，由此，在互补MOS逻辑电路的非工作期间，可抑制导引隧道电流流过电源电路。另外，设在互补MOS逻辑电路中的场效应晶体管的阱与第一线路及第二线路电绝缘，从而可防止导引隧道电流流过其间的路径。为此，可大大减少从电源线流经GND线的直通电流，由此可降低互补MOS半导体器件的非工作状态下的能耗，其中互补MOS逻辑电路包括场效应晶体管，而每个场效应晶体管的栅绝缘膜的厚度小于2.5nm。
虽然已通过最佳实施例及特定限制对本发明进行了描述，需明确对本领域技术人员而言所作的各种变化及修改都不脱离本发明的范围及实质。本发明范围仅由所附权利要求进行限定。
权利要求
1.一种互补MOS半导体器件，其特征在于包含具有多个场效应晶体管的互补MOS逻辑电路，作为向互补MOS逻辑电路提供电源电压的电源的第一线路及第一线路；用于控制从所述第一线路向所述互补MOS逻辑电路提供的电源电压的第一电源电路；用于控制从所述从所述第二线路向所述互补MOS逻辑电路提供的电源电压的第二电源电路；及用于控制所述第一电源电路操作的第三电源电路；其中所述第三电源电路包括每个都具有厚度大于或等于2.5nm栅绝缘膜的场效应晶体管。
2.根据权利要求1所述的互补MOS半导体器件，其特征在于所述第一电源电路及所述第二电源电路中的至少一种电路包括其中栅绝缘膜厚度大于或等于2.5nm的场效应晶体管。
3.根据权利要求1所述的互补MOS半导体器件，其特征在于设置在所述互补MOS逻辑电路中的所述场效应晶体管的阱与所述第一线路及所述第二线路电绝缘。
4.根据权利要求2所述的互补MOS半导体器件，其特征在于设置在所述互补MOS逻辑电路中的所述场效应晶体管的阱与所述第一线路及所述第二线路电绝缘。
5.一种互补MOS半导体器件，其特征在于包含具有多个场效应晶体管的互补MOS逻辑电路，作为向互补MOS逻辑电路提供电源电压的电源的第一线路及第一线路；用于控制从所述第一线路向所述互补MOS逻辑电路提供的电源电压的第一电源电路；用于控制从所述从所述第二线路向所述互补MOS逻辑电路提供的电源电压的第二电源电路；及用于控制所述第一电源电路操作的第三电源电路；其中所述场效应晶体管的阱与所述第一线路及所述第二线路电绝缘。
6.根据权利要求5所述的互补MOS半导体器件，其特征在于所述第一电源电路及所述第二电源电路中的至少一种电路包括其中栅绝缘膜厚度大于或等于2.5nm的场效应晶体管。
7.根据权利要求1所述的互补MOS半导体器件，其特征在于场效应晶体管的栅绝缘膜是从氧化硅膜及硅氮氧化膜中选出的一种绝缘膜。
8.根据权利要求2所述的互补MOS半导体器件，其特征在于场效应晶体管的栅绝缘膜是从氧化硅膜及硅氮氧化膜中选出的一种绝缘膜。
9.根据权利要求3所述的互补MOS半导体器件，其特征在于场效应晶体管的栅绝缘膜是从氧化硅膜及硅氮氧化膜中选出的一种绝缘膜。
10.根据权利要求4所述的互补MOS半导体器件，其特征在于场效应晶体管的栅绝缘膜是从氧化硅膜及硅氮氧化膜中选出的一种绝缘膜。
11.根据权利要求5所述的互补MOS半导体器件，其特征在于场效应晶体管的栅绝缘膜是从氧化硅膜及硅氮氧化膜中选出的一种绝缘膜。
12.根据权利要求6所述的互补MOS半导体器件，其特征在于场效应晶体管的栅绝缘膜是从氧化硅膜及硅氮氧化膜中选出的一种绝缘膜。
13.根据权利要求7所述的互补MOS半导体器件，其特征在于氧化硅膜是用氮氧化物操作经氧化硅基片的表面形成的。
全文摘要
一种互补MOS半导体器件,其包含:具有多个场效应晶体管的互补MOS逻辑电路,作为向互补MOS逻辑电路提供电源电压的电源的第一线路及第二线路;控制从所述第一线路向所述互补MOS逻辑电路提供的电源电压的第一电源电路;控制从所述第二线路向所述互补MOS逻辑电路提供的电源电压的第二电源电路;及控制第一电源电路操作的第三电源电路;所述第三电源电路包括每个都具有厚度大于或等于2.5nm栅绝缘膜的场效应晶体管。
文档编号H03K17/687GK1217578SQ98124728
公开日1999年5月26日 申请日期1998年11月12日 优先权日1997年11月14日
发明者伊藤浩, 佐佐木诚 申请人:日本电气株式会社