的电流也相等(即，来自11的电流等于来自12的电流)，所以第一输入端子108和端子128处的电压也相等。因为在晶体管Tl导通时，在端子128处定义的电压与第二输入端子120处的电压相同，所以在晶体管Tl活跃时，运算放大器102的第一输入端子108和第二输入端子120处的输入电压也相同。如果发生任何差异，则该电路工作以使输入电压相同。
[0027]类似地，电阻器R6对应于经校准的电阻Rl，且跨晶体管T2和T3的阻抗的总和对应于跨并联电阻器R2、R3以及R4的电阻。具体而言，电阻器R6等于1.5K欧姆或基本上等于Rl的电阻，且晶体管T2和T3的阻抗的总和是500欧姆或基本上等于跨并联电阻器R2、R3以及R4的电阻。因此，从端子128到接地端子106的总电阻等于或基本上等于从第一输入端子122到接地端子106的总电阻。因为通过端子128和第一输入端子122的电流是相等的(即，来自电流源Il的电流等于来自电流源13的电流)，所以端子128和第一输入端子122处的电压也相等。因为在端子128处定义的电压与在第一输入端子122处定义的电压相同，所以运算放大器104的第一输入端子122和第一输入端子122处的输入电压是相同的。
[0028]晶体管Tl、T2以及T3可由运算放大器102和104所生成的偏置电压Vr和Vb来偏置到它们相应的阻抗。具体而言，输出电压Vr从运算放大器102的输出环回以将晶体管Tl和T2偏置到它们相应的阻抗，且来自运算放大器104的输出对晶体管T3进行偏置。另夕卜，偏置电压Vr和Vb可以变化，以使得晶体管Tl、T2以及T3的阻抗对应于第一电路配置的相应经校准电阻。
[0029]图2是解说根据本公开的一方面的包括堆叠式NMOS晶体管的电压模式驱动器200的示意图。如上所提及的，图2电压模式驱动器200对图1的由副本电路系统100所提供的电流/电压/阻抗(或其经缩放版本)进行复制。相对于图2的电压模式驱动器200的相应晶体管T4、T5、T6、T7以及T9的阻抗特性，副本电路系统100的晶体管Tl、T2以及T3具有1:10的比率。例如，虽然图1的副本电路系统100生成跨晶体管Tl和跨晶体管T2及T3的组合的500欧姆阻抗，但在图2的输出驱动器级240处，跨对应的晶体管T4或T6或者晶体管T5和T9或T7和T9的对应组合生成的总阻抗是50欧姆。即，输出驱动器级240处的50欧姆阻抗是由于副本电路系统100的晶体管与电压模式驱动器200的晶体管之间的1:10阻抗比率而导致的。
[0030]在这一配置中，输出驱动器级240处的总阻抗是50欧姆，因为电压模式驱动器200的输出驱动器级240是用相对于副本电路系统100的相应晶体管Tl、T2以及T3的阻抗特性具有10:1的比率的晶体管T4、T5、T6、T7以及T9来实现的。结果，图2的电压模式驱动器200的单端输出电阻是50欧姆(例如，因10:1的比率而导致500/10欧姆)。在这一配置中，总阻抗(例如，50欧姆)与关联于电压模式驱动器200的传输线的阻抗相匹配。
[0031]如图2中所示，电压模式驱动器200经由差分输出端子outp 270和outn 272选择性地耦合至传输线。传输线可具有50欧姆特性阻抗。在这一配置中，电压模式驱动器200包括预驱动器级210和输出驱动器级240。预驱动器级210包括第一功率轨电路220和预驱动器电路230。输出驱动器级240包括第二功率轨电路250和输出驱动器电路260。
[0032]在本公开的一个方面，图1的副本电路系统100控制预驱动器级210，并且预驱动器级控制输出驱动器级240的输出阻抗。在这一配置中，副本电路系统100为预驱动器级210生成电压Vr。预驱动器级210的输出电压摆动由供电电压Vr来设定。具体而言，预驱动器级210在例如O伏与真实电压(诸如电压Vr)之间翻转。预驱动器级输出的上轨是Vrl (即，在第二输入端子214处和晶体管TlO的漏极DlO处定义的电压)，Vrl等于Vr。具体而言，输出电压Vrl从晶体管TlO的漏极DlO环回到运算放大器222的第二输入端子214。来自预放大器级210的尾电流可以用电流源14来调整以控制输出电压摆动。
[0033]在这一配置中，第一功率轨电路220包括运算放大器222、电源VDD和晶体管TlO。晶体管TlO的源极SlO耦合到电源VDD，栅极GlO耦合至运算放大器222的输出，且漏极DlO耦合至端子234。电容器Cr的第一端子226耦合到端子234且电容器Cr的第二端子228耦合至直流接地端子216。运算放大器222的第一输入端子212首先接收由副本电路系统100所生成的电压Vr。在这一配置中，预驱动器电路230的输出摆动由副本电路系统100所生成的供电电压Vr来设定。运算放大器222的第二输入端子214耦合至漏极DlO以接收在漏极DlO处定义的电压。
[0034]预驱动器电路230可以基于电流模式逻辑结构。代表性地，预驱动器电路230可包括晶体管Tll和T12、电阻器R7和R8、接地端子218、以及电流源14。晶体管Tll的源极Sll耦合至电流源14的端子238 ;栅极GlI耦合至差分输入端子inp 202 ;且漏极Dll耦合至电阻器R7与漏极Dll之间的端子232。电流源14的端子239耦合至接地端子218。晶体管T12的源极S12耦合至电流源14的端子238 ;栅极G12耦合至差分输入端子inn 204 ;且漏极D12耦合至端子236。电阻器R7和R8中的每个电阻器可耦合至端子234。电阻器R7和R8的电阻可约为200欧姆。差分输入端子(inp 202和inn 204)接收差分输入信号。在本公开的一个方面，晶体管TlO是P型金属氧化物半导体场效应晶体管(PMOS晶体管)而晶体管Tll和T12是NMOS晶体管。在操作中，作为在饱和状态中工作的结果，晶体管T10、Tll以及T12可具有增加的阻抗。
[0035]如图2中所示，电压模式驱动器200还包括第二功率轨电路250和输出驱动器电路260。在本公开的一个方面，第二功率轨电路250包括运算放大器252、电源VDD以及晶体管T8。晶体管T8的源极S8耦合至电源VDD ;栅极G8耦合至运算放大器252的输出；漏极D8通过端子262耦合至电容器Cs的第一端子264 ;并且Cs的第二端子269耦合至接地端子246以提供直流接地。在这一配置中，运算放大器252的第一输入端子242接收由副本电路系统100所生成的电压Vs。运算放大器252的第二输入端子244可耦合至漏极D8以接收在漏极D8处生成的电压。具体而言，输出驱动器级240的输出摆动由供电电压Vs来设定。输出驱动器级240的第二功率轨电路250提供输出驱动器电路260的端子262处的上轨输出电压Vsl。具体而言，在第二输入端子244和在漏极D8处定义的电压等于Vs。在这一配置中，输出电压Vsl从晶体管T8的漏极D8环回到运算放大器252的第二输入端子 244。
[0036]输出驱动器电路260可包括晶体管T4、T5、T6、T7以及T9。晶体管Τ4、Τ5、Τ6以及Τ7被安排成交叉配置，如图2中所解说的，用于促成电流通过输出驱动器电路260。晶体管Τ4的源极S4耦合至晶体管Τ5的漏极D5，且晶体管Τ4的栅极G4通过端子232耦合至晶体管Tll的漏极D11。晶体管Τ5的源极S5耦合至晶体管T9的漏极D9，且晶体管Τ5的栅极G5通过端子236耦合到晶体管Τ12的漏极D12。晶体管T9的源极S9耦合至接地端子248，且晶体管T9的栅极G9接收来自副本电路系统100的电压Vb。晶体管T6的源极S6耦合至晶体管T7的漏极D7，且晶体管T6的栅极G6耦合至漏极D12以及耦合至栅极G5。晶体管T7的源极S7耦合至漏极D9，且晶体管T7的栅极G7耦合至漏极Dll以及耦合至栅极G4。在本公开的一个方面，晶体管T8是PMOS晶体管且晶体管T4、T5、T6、T7以及T9是NMOS晶体管。
[0037]在这一配置中，输出驱动器级240的晶体管Τ5和T9或者Τ7和T9对应于副本电路系统100的晶体管Τ2和Τ3。输出驱动器级240的晶体管Τ4或Τ6也对应于副本电路系统100的晶体管Tl。电压模式驱动器200由副本电路系统100来驱动，以使得副本电路系统100的晶体管和电压模式驱动器200的对应晶体管的阻抗在正常工作期间是相等或基本上相等的。具体而言，副本电路系统100的晶体管Tl是电压模式驱动器200中的晶体管Τ4或Τ6的复制。类似地，副本电路系统100的晶体管Τ2和Τ3是电压模式驱动器200中的晶体管Τ5和T9或Τ7和T9的复制。因为匹配输出阻抗是期望的，因此输出驱动器级240输出与传输线的特性阻抗相等的阻抗。
[0038]差分信号经由差分输入端子inp 202和inn 204被驱动入预驱动器电路230中，且晶体管Tll和T12根据预驱动器级210处的切换实现来被偏置。例如，在一特定逻辑状态中，差分输入端子的逻辑低电平被设计成足够低以截止晶体管Tll和T12。在预驱动器级210的晶体