用于使用堆叠式金属氧化物半导体(mos)晶体管来匹配传输线特性的方法和设备的制造方法
【技术领域】
[0001]本公开一般涉及电压模式驱动器。更具体而言，本公开涉及用于使用堆叠式MOS晶体管来匹配传输线特性的方法和设备。
【背景技术】
[0002]在静电放电(ESD)流入集成半导体芯片时，该半导体芯片中的内部电路可能被损坏或出现故障。ESD主要流入输入/输出驱动器级。传统上，输入保护电路可被用在输入驱动器级以容适静电放电流。然而，类似的输入保护电路可能不能被用在输出驱动器级，因为设计约束不准许在输出缓冲区与接口端子之间使用电阻。此外，输出驱动器设计被指定为满足某些最小ESD规范。
[0003]概述
[0004]根据本公开的一个方面，描述了一种输出驱动器。所述输出驱动器包括耦合在电源端子与第一差分输出端子之间的第一对堆叠式金属氧化物半导体场效应晶体管(MOS)器件。所述输出驱动器进一步包括耦合在第二差分输出端子与接地端子之间的第二对堆叠式MOS器件。
[0005]根据本公开的另一方面，描述了一种操作输出驱动器的方法。该方法包括为耦合在电源端子与第一差分输出端子之间的第一对堆叠式MOS器件生成第一偏置电压以匹配第一传输线特性。该方法还包括为耦合在第二差分输出端子与接地端子之间的第二对堆叠式MOS器件生成第二偏置电压以匹配第二传输线特性。
[0006]根据本公开的进一步一方面，描述了一种输出驱动器。该输出驱动器包括在用于切换电子信号的第二装置上堆叠的用于切换电子信号的第一装置。第一和第二切换装置耦合在电源端子与第一差分输出端子之间。该输出驱动还器包括在用于切换电子信号的第四装置上堆叠的用于切换电子信号的第三装置。第三和第四切换装置耦合在第二差分输出端子与接地端子之间。
[0007]这已较宽泛地勾勒出本公开的特征和技术优势以便下面的详细描述可以被更好地理解。本公开的其他特征和优点将在下文描述。本领域技术人员应该领会，本公开可容易地被用作修改或设计用于实施与本公开相同的目的的其他结构的基础。本领域技术人员还应认识到，这样的等效构造并不脱离所附权利要求中所阐述的本公开的教导。被认为是本公开的特性的新颖特征在其组织和操作方法两方面连同进一步的目的和优点在结合附图来考虑以下描述时将被更好地理解。然而，要清楚理解的是，提供每一幅附图均仅用于解说和描述目的，且无意作为对本公开的限定的定义。
[0008]附图简述
[0009]本公开的特征、本质和优点将因以下结合附图阐述的具体描述而变得更加明显。
[0010]图1解说了根据本公开的一方面的电压模式驱动器的示例性副本电路系统。
[0011]图2是解说根据本公开的一方面的包括堆叠式NMOS晶体管的示例性电压模式驱动器的示意图。
[0012]图3解说了根据本公开的一方面的用于操作包括堆叠式NMOS晶体管的电压模式驱动器的方法。
[0013]图4示出了其中可有利地采用本公开的一方面的示例性无线通信系统。
[0014]图5是解说用于半导体组件的电路、布局以及逻辑设计的设计工作站的框图。
[0015]详细描述
[0016]以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免煙没此类概念。如本文所述的，术语“和/或”的使用旨在代表“可兼性或”，而术语“或”的使用旨在代表“排他性或”。
[0017]本公开的各方面可包括一种经改进的输出驱动器和用于该输出驱动器的经改进的ESD保护方法。
[0018]具体而言，本公开的一些方面生成基本上等于传输线的阻抗特性的导通电阻(Ron)，同时满足输出缓冲区设计的静电放电规范。本公开的一个方面用晶体管堆叠(例如，η型金属氧化物半导体场效应晶体管(NM0S晶体管))生成与传输线阻抗特性相匹配的50欧姆导通电阻。堆叠式NMOS晶体管包括安排在电压模式驱动器的差分输出端子与输出缓冲器的电源之间的一个以上晶体管。堆叠式NMOS晶体管还包括安排在电压模式驱动器的差分输出端子与输出缓冲器的接地端子之间的一个以上晶体管。
[0019]参考图1和2，根据本公开的一个方面示出了电压模式驱动器200的副本电路系统100电压模式驱动器200对由副本电路系统100所提供的电流/电压/阻抗(或其经缩放版本)进行复制。基于由副本电路系统100所提供的电流/电压/阻抗(或其经缩放版本)，电压模式驱动器200被配置成控制与输出驱动器级240的输出驱动器电路260相关联的输出阻抗。
[0020]在这一配置中，副本电路系统100包括第一、第二、以及第三电路部分。第一电路部分包括第一电流源Il以及电阻器R1、R2、R3和R4。第二电路部分包括第二电流源12、运算放大器102、晶体管Tl和电阻器R5。第三电路部分包括第三电流源13、运算放大器104、第二驱动器晶体管T2、第三驱动器晶体管T3、以及电阻器R6。在第三电路部分中，晶体管T2和T3被安排成堆叠式结构。晶体管Tl、T2和/或T3可以是NMOS晶体管。
[0021]在图1中所示的配置中，电流源中的每个电流源耦合到电压源VDD且由可编程电流控制源Ictrl来控制。具体而言，电流源11、12以及13中的每个输入被耦合到电源VDD。在一种配置中，电流源I1、12以及13生成基本上相同的输出电流。第一、第二和第三电路部分中的每个电路部分耦合到接地端子106。运算放大器102和104可为副本电路系统100输出电压(例如，Vr或Vb)。在这一配置中，副本电路系统100的期望电阻是基于电压来达成的。
[0022]在图1中，晶体管Tl的漏极Dl处的电压由来自第二电流源12的输出电压与晶体管Tl处的阻抗及电阻器R5的电阻的组合之积来定义。如上所提及的，第二电流源12耦合至用于控制电流源I1、12和13的可编程电流控制源Ictrl。晶体管Tl的栅极Gl在端子110处耦合至运算放大器102的输出。端子110处的电压可以等于运算放大器102的输出电压Vr。晶体管Tl的源极SI耦合至电阻器R5的端子112。电阻器R5的端子114耦合至接地端子106。运算放大器102的第二输入端子120可耦合至第一电路部分的端子128。端子128处的电压是Vs。运算放大器102的第一输入端子108耦合至第二电流源12的输出。
[0023]如图1中进一步示出的，晶体管T2的漏极D2耦合至电阻器R6的端子116。电阻器R6的端子124处的电压由来自第三电流源13的电流、晶体管T2和T3处的阻抗与晶体管R6的电阻的组合之积来定义。晶体管T2的栅极G2在端子110处耦合至运算放大器102的输出。端子110处的电压等于运算放大器102的输出电压Vr。晶体管T2的源极S2耦合至晶体管T3的漏极(D3)。晶体管T3的栅极G3在端子118处耦合至运算放大器104的输出。该运算放大器的输出处的电压是Vb。晶体管T3的源极S3耦合至接地端子106。运算放大器104的第二输入端子126通过运算放大器102的第二输入端子120耦合至第一电路部分的端子128。第二输入端子126处的电压Vs等于端子128和第二输入端子120处所定义的电压。运算放大器104的第一输入端子122耦合至第三电流源13的输出。
[0024]在图1的配置中，供电电压Vs分别是运算放大器102和104的第二输入端子120和第二输入端子126的供电电压。具体而言，由第一电流源Il所生成的电流和电阻器R1、R2、R3以及R4定义了端子128处的供电电压Vs。与电阻器R2、R3以及R4相关联的端子130处的电压等于Vs。在本公开的一个方面，电阻器R2、R3以及R4被安排成并联配置。电阻器Rl可与并联电阻器R2、R3以及R4串联。第一电流源Il耦合至端子128。端子132是电阻器Rl、R2、R3以及R4的共享端子。电阻器Rl的端子134耦合至接地端子106。
[0025]在一种配置中，电阻器Rl、R2、R3以及R4被校准到预定值(例如，Rl等于1.5千(1.5K)欧姆)且并联电阻器R2、R3以及R4的组合的电阻被校准到500欧姆。对电阻器R1、R2、R3以及R4进行校准维持了跨电阻器R1、R2、R3以及R4的随温度、功率以及电压变化的一致电阻。
[0026]在本公开的一个方面，电阻器R5对应于经校准的电阻R1，且跨晶体管Tl的阻抗对应于跨并联电阻器R2、R3以及R4的电阻。具体而言，电阻器R5等于1.5K欧姆或基本上等于Rl的电阻，且晶体管Tl的阻抗是500欧姆或基本上等于跨并联电阻器R2、R3以及R4的电阻。因此，从端子128到接地端子106的总电阻等于或基本上等于从第一输入端子108到接地端子106的总电阻。因为通过第一输入端子108和端子128