压和参考电流（Ir)。第二读 取电压（2)可能高于峰G的右边尾部且低于峰B的左边尾部，如图40中所示。迭代计数（i， jW及k)在初始条件下都设为零。接着，漏极电流（Id)被感应到，且第一迭代计数a)增 加一，也就是，i=i+1。然后将漏极电流（Id)与参考电流（Ir)做比较。如果Id的绝对值 大于Ir的绝对值，那么第二迭代计数（j)增加一。否则，第S迭代计数化）增加一。随后， 将第一迭代计数（i)与N做比较。如果KN，那么进程返回到感应漏极电流的步骤，且第一 迭代计数（i)再次增加一。否则，将第二迭代计数（j)与第S迭代计数化）做比较。如果 j〉k，那么感应到的半导体单元的阔值电压属于绿色峰祐)，如图38和图42中所示。否则， 感应到的半导体单元的阔值电压属于图38和图42中所示的藍色峰炬）。
[0129] 根据前述步骤，如果通过第一读取电压（1)的第一感应和通过第二读取电压（2) 的第二感应分别返回"R"和"G"，那么将此半导体单元标记为"R"。如果通过第一读取电压 (1)的第一感应和通过第二读取电压（2)的第二感应分别返回"G"和"G"，那么将此半导体 单元标记为"G"。如果通过第一读取电压（1)的第一感应和通过第二读取电压（2)的第二 感应分别返回"G"和"B"，那么将此半导体单元标记为"B"。类似地，可W推断出：
[0130] 如果R-G，那么返回R。
[0131] 如果G-G，那么返回G。
[0132] 如果G-B，那么返回B。
[0133] 此后，选定另一个半导体单元晶体管，且接着对在选则待感应的单元的第一个步 骤之后的上述步骤进行重复，直到全部的半导体单元晶体管（比特）都根据上述步骤进行 迭代感应为止，如图43和图44中所示。
[0134] <第^;：实施例：翅片式阳了半导体单元〉
[01巧]在上述实施例中，使用翅片式FET型半导体单元W使通道长度与孤L相当，尽管本 发明的其它实施并不限于此。
[0136] <第八实施例；纳米线半导体单元〉
[0137] 接着，将在下文中对本发明的示例性实施例的半导体元件系统中的纳米线FET型 半导体单元的使用进行描述，图45为本发明的第八实施例的纳米线FET型半导体单元的结 构W及相同的漏极电流的示意图，图46为本发明一个实施例的当在源极-通道界面存在负 离子时的纳米线FET型半导体单元的传导状态的示意图，如图45和图46中所示。在XY平 面中的截面图与图9和图10中的相同，其中通道宽度（W)与德布洛伊长度值BL)相当。 [013引图45说明当没有离子存在于源极做与漏极做的之间的通道中的情况。通道 长度大于DBL而通道宽度（W)和通道娃层的厚度狂）与孤L相当。
[0139] 当负离子存在于通道中的源极边缘上时，如图46中所示，因为没有绕道所W电子 流被离子反射，该与图10的说明类似。
[0140] 因为离子由于细纳米线的缘故而不能在垂直方向较深地存在，所W离子在通道的 源端的影响更加频繁。
[0141] 图47为本发明一个实施例的纳米线FET型半导体单元的鸟廠视图，图48为本发 明一个实施例的用于构成纳米线FET型半导体单元阵列的纳米线阵列的鸟廠视图，图49为 本发明一个实施例的纳米线FET型半导体单元阵列的鸟廠视图，图50为本发明一个实施例 的纳米线FET型半导体单元的所有栅极连接到薄片型公共字线（WL)的示意图，图51为本 发明一个实施例的纳米线FET型半导体单元的栅极由薄片型公共字线（WL)取代的的示意 图。类似地，将多个纳米线聚集在一起是有可能的，每一个纳米线包括源极（S)、漏极值)， W及源极与漏极之间的通道，如图48中所示。应注意，通道宽度（W)和娃通道层厚度狂） 与孤L相当，而通道长度（L)比德布洛伊长度（DBL)长得多。
[0142] 类似地，栅极可附加在该些纳米线上，如图49中所示。单元半导体单元晶体管在 图47中说明。为了配置图11中所示的布线网络，所有栅极应当为公共的。在栅极与通道 之间可存在栅极绝缘层。该被用作图50和图51的结构中的组件。在图50中，薄片形公共 字线（WL)连接到所有的栅极上。在图51中，所有的栅极被薄片形公共字线（WL)取代。
[0143] <第九实施例；=栅极纳米线半导体单元〉
[0144]图52为本发明的第九实施例的S栅极纳米线单元半导体单元的鸟廠视图，S栅 极纳米线半导体单元的单元半导体单元晶体管在图52中说明。覆盖纳米线的栅极绝缘层 被栅极覆盖。图53为图52的=栅极纳米线半导体单元的阵列的示意图，图54为本发明一 个实施例的S栅极纳米线半导体单元的所有栅极连接到薄片型公共字线（WL)的示意图， 图55为本发明一个实施例的S栅极纳米线半导体单元的栅极由薄片型公共字线（WL)取代 的示意图，图56为本发明一个实施例的环绕式栅极纳米线半导体单元的鸟廠视图，图57为 56的环绕式栅极纳米线半导体单元的阵列的示意图。为了制作可能如图11中所示的布线 网络，所有栅极应当为公共的。该在图54和图55所示的结构中实现。在图54中，薄片形公 共字线（WL)与所有的栅极相连接。在图55中，所有的栅极被薄片形公共字线（WL)取代。 此外，如图57中所示，用另一个薄片形导体覆盖半导体单元的其它平面是有可能的。优选 的是，此处所提及的薄片形导体为多晶娃的薄层。单元半导体单元晶体管在图56中说明。 围绕纳米线的栅极绝缘层由栅极围绕。
[0145] 应当注意，类似于该些的半导体单元的制造工艺适用于具有纳米线通道W及四周 皆线的公共字线的S维（3D)集成。因此，元件级巧片识别也能够W-种与3DLSI兼容的 方式提出。
[0146] <第十实施例；柱型半导体单元〉
[0147] 图58为本发明一个实施例的柱型半导体单元的鸟廠视图，图59为图58中所示的 柱型半导体单元的阵列的示意图，如图58中所示。上述纳米线半导体单元可被柱型半导体 单元取代。柱子被栅极绝缘层围绕，所述栅极绝缘层进一步被栅极围绕。在图59中说明相 应的半导体单元阵列。应注意，存在形成每一个半导体单元（柱子）的四周皆栅极结构的 公共字线（WL)。图60为本发明一个实施例的不包括栅极的柱型半导体单元阵列的结构的 示意图，柱子的直径应当与孤L相当。源极为衬底，所有的柱子终止在衬底处，且因此源级 对所有的半导体单元（柱子）是公用的。每一个柱子的另一端是半导体单元的漏极。在每 一个柱子中存在源极与漏极之间的通道，且此外所述通道长度应当大于DBL。类似于此的半 导体单元的制造工艺适用于具有柱型通道W及薄片形公共字线的3D集成。因此，元件级巧 片识别也能够W-种与S维LSI兼容的方式提出。
[0148] 优选的是，当没有离子存在于通道中的源极边缘上时，上文所提及的通道长度足 够长W使漏极电流稳定。一般地，通道长度超过D化的S倍；也就是，30皿。
[0149] <第^^一实施例：晶粒边界〉
[0150]图61为一种通道的晶粒边界的晶粒示意图。在图61中示出的所述信道可例如是， 制造于图11所示的集成电路中，且所述通道可由多晶娃所制成。所述通道中的多晶娃可由 图61中所示的晶粒及晶粒边界所组成，且所述晶粒可在制程加热过程中沿着垂直于基板 表面的方向生成。晶粒的大小（晶粒的宽度Wgr)因此对温度W及加热过程敏感。所述平 均晶粒宽度一般例如是数十纳米至几百纳米。另一方面，晶粒边界的宽度Wgb-般为数个 纳米。
[0151] 图62为说明具有晶粒边界的晶体管组件W及不具有晶粒边界的晶体管组件的感 测Vt值的分布示意图。如图62所示，感测Vt值的分布可分为两个峰值，其是由隔离于晶粒 边界的正离子所造成，右边的峰值敏感于栅极宽度分散性、栅极长度分散性、字线电阻分散 性、位线电阻分散性等等。该些分散性不仅见于右边的峰值，但也可见于左边的峰值。因为 晶粒边界的位置和数量可W是概率性的，故左边的峰值的阀值电压为分散的。举例而言，晶 粒的数目可W波松分布（Poissondistribution)进行描述。此后在本实施例的说明中，将 源极和漏极是P型区域和所述导电载体为电洞，然而本发明并不限于此范例。
[0152] 应注意的是，阀值电压Vt被位于信道的源极端的正离子降低、被位于通道的中屯、 的正离子部分地降低、W及被位于漏极端的正离子轻微地降低。图63为说明不具有晶粒边 界的翅片晶体管示意图，图64为说明具有位于通道的源极端的晶粒边界的翅片晶体管的 导电状态的示意图，图65为说明具有位于通道的中屯、的晶粒边界的翅片晶体管的导电状 态的示意图，W及图66为说明具有位于通道的漏极端的晶粒边界的翅片晶体管的导电状 态的示意图。介于源极（巧与漏极值）之间的信道可在半导体单元的纳米线结构或立柱结 构实施，其中，所述通道具有长度L和厚度Z。
[015引在本发明的一示范性实施例中，基本电荷对于电位分布的影响大约为lOOmV，跨越 通道层的典型电场大约为0.IMV/cm，该表示基本电荷的影响可于从接口上10纳米消失。此 正好是DBL。此外，晶粒边界可储存多个离子，也因此晶粒边界的影响可能消失在几个lOnm W下。因此，当信道中晶粒边界的位置相较于漏极更靠近源极时，则晶粒边界影响到Vt的 分布。然而，应注意的是，本发明不限于上述范例。
[0154]在图63中，无电洞的电流因晶体管中没有晶粒边界而被反射。当晶粒边界存在于 源极端时，如图64所示，贝Ij电洞电流由于位在源极端的晶粒边界析出（segregated)的正电 荷而被反射于通道的源极端。当晶粒边界存在于通道的中屯、时，如图65所示，则电洞电流 被位在晶粒边界析出的正电荷部分地反射。此外，当晶粒边界存在于通道的漏极端时，如图 66所示，则电洞电流被位在晶粒边界析出的正电荷轻微地反射。应更注意的是，晶粒边界的 数目并不限于所述的范例。除了通道不具有晶粒边界或具有一个晶粒边界之外，如图63-66 所示，通道中可存在一个W上的晶粒边界。
[0巧5] 在一些实施例中，图61所示晶粒宽度Wgr沿着生成通道的垂直于基板表面上的垂 直轴变化。因此，信道的厚度应调整W控制平均晶粒宽度更适合于通道层中。在一些实施 例中，通道的长度L介于平均晶粒宽度与=倍平均晶粒宽度之间。此外，信道层的厚度可小 于信道的平均晶粒宽度。除此之外，在一些实施例中，信道为纳米线结构的一部分，纳米线 的直径可小于信道的平均晶粒宽度。另一方面，当信道为柱状结构的一部分时，则柱状结构 的直径可小于信道的平均晶粒宽度。
[0156] <第十二实施例；数据交换方法〉
[0157]图67为根据本发明一个示范性实施例的数据交换系统的方块示意图。图68为 根据本发明一个示范性实施例的数据交换的方法流程图。参照图67,数据交换系统包含第 一装置610、第二装置620、W及网络650。所述第一装置610可包含识别管理单元630,且 所述第二装置包含集成电路640。此外，所述集成电路640可例如是图11所示的集成电路 700。另一方面，第一装置610可例如是决定与第二装置610的通讯会话是否安全的数据中 屯、。应注意的是，所述第一装置610W即第二装置620的数目并不限于图67所示。参照 图67W及图68,图67中所示的系统可用W执行介于第一装置610与第二装置620之间的 数据交换方法。在步骤S700中，第一装置610提供封包的第一组P1W通过网络650传递 至第二装置620。封包的第一组可包含读取电压的顺序，例如是栅极电压。应强调的是，网 络650可W是任意能够传递数据封包且适合的有线或无线网络。在步骤S710中，第二装置 620的集成电路640反应于封包的第一组而产生封包的第二组P2。所述产生封包的第二组 P2的方法可例如是参照图33W及图43-44所示的方法。然