多层配线基板及其制造方法以及探针卡的制作方法

多层配线基板及其制造方法以及探针卡的制作方法
【专利摘要】本发明的课题是提供一种特性阻抗的调整较为容易的、能够与端子的窄间距化进行对应的多层配线基板及其制造方法以及探针卡。通过提供以下多层配线基板及其制造方法以及探针卡来解决上述的课题：一种在基板上将多个配线层夹着绝缘层地进行叠层而成的多层配线基板，在所述配线层上所形成的配线是由第一层和第二层组成的二层结构的配线，所述第一层由第一导电材料构成，所述第二层由比所述第一导电性材料的相对磁导率大的第二导电性材料构成，通过设为所述二层结构，相比于与所述二层结构的配线相同厚度的配线仅由所述第一导电性材料构成的情况，所述配线的特性阻抗被调整为更接近50欧姆的值。
【专利说明】
多层配线基板及其制造方法以及探针卡

【技术领域】
[0001]本发明涉及多层配线基板和其制造方法，具体涉及一种特性阻抗的调整较为容易的、能够与在大规模半导体集成电路等的端子的窄间距化进行对应的多层配线基板及其制造方法。

【背景技术】
[0002]作为用于安装大规模半导体集成电路(以下称为“LSI”。)的LSI搭载用配线基板，可使用各种各样的薄膜多层配线基板。另外，在用于在晶圆的状态下对LSI的电气特性进行总括检查的探针卡中，也由于必须以与LSI的端子间距对应的间距来配置探针，因此使用多层配线基板。
[0003]在这些多层配线基板上，为了避免由于阻抗的不整合而引起的传输信号的波形紊舌L、延迟、劣化的产生，而进行传输线路的特性阻抗的调整。例如，专利文献1、2中，公开了对连接多层配线层的通路或通路对的特性阻抗进行控制、使通路和配线层中的配线之间的特性阻抗的不协调降低的技术。但是，在专利文献1、2中，仅仅是公开了对多层配线层中的通路或通路对的特性阻抗进行调整的技术，并没有给出任何关于多层配线基板的配线层上所形成的配线的特性阻抗的调整的任何启示。
[0004]另一方面，在专利文献3中，公开了一种通过与探针卡中的配线平行地配置接地导体部以形成微带线路，使配线宽度和绝缘层厚度发生变化，从而对配线的特性阻抗进行调整的技术。但是，专利文献3中并没有提及对多层配线基板中的配线的特性阻抗进行调整，也没有触及对LSI等的端子的窄间距化的对应。另外，经过本发明人的确认，如以下所示的那样，专利文献3所公开的技术很难直接适用于与窄间距化作了对应的探针卡等中的多层配线基板。
[0005]也就是说，现在对于LSI等存在着永久的高密度化的要求，因此配线间距期望为50μπι以下。另一方面，流过配线的电流容量被要求为IA左右。并且，配线的特性阻抗Ztl的值被要求为50 Ω。为了满足这些要求，需要配线的宽度为25 μ m、配线间距为25 μ m、配线厚度为10 μ m左右的铜配线(Cu)，并且与这样的配线对应的层间绝缘层的厚度需要为20 μ m左右。作为构成绝缘层的绝缘材料，一般使用聚酰亚胺，使其形成为厚度为20 μ m的绝缘层，在其表面形成配线宽度为25 μ m,厚度为10 μ m的铜配线，且在背面形成接地平涂层，在形成如图5所示的微带线路的情况下，其特性阻抗Ztl能够使用下式(I)来进行近似计算。但是，在图5中，101是配线，102是绝缘层，103是接地平涂层，H是绝缘层的厚度，W是配线宽度，T是配线厚度。
[0006]式(I)
87「5.98 X H I
[0007]Zn = '- Xlni'I
0 Jfr+L41 L0.8xW+Tj
[0008]在式⑴中，Z0, H、W、及T分别如上所述为特性阻抗、绝缘层的厚度、配线宽度和配线厚度，ε r是绝缘层的相对介电常数。在式(I)中，代入H = 20 μ m, W = 25 μ m, T =10 μ m, εΓ = 3.7，则配线的特性阻抗Ztl算出为Ztl = 53.1 ( Ω )，而成为与所需要的特性阻抗的50欧姆(Ω)大致接近的值。
[0009]然而，在多层配线基板上，配线位于被绝缘层夹着的内层中，其上下存在接地平涂层，所以形成如图6所示的带状线路(在图6中，与图5中同样的材料或者部分使用相同的符号)。如图6所示的带状线路的特性阻抗Ztl使用下式(2)进行近似计算。
[0010]式(2)
rnmi17 =.......60.....Xln「Li
[0011]In[ 0.8 XW+T」
[0012]在式(2)中，Ztl是特性阻抗、H是上下的绝缘层的厚度、W是配线宽度、T是配线厚度、ε r是绝缘层的相对介电常数,在此,代入H = 20 μ m、W = 25 μ m、T = 10 μ m、ε r =
3.7，则配线的特性阻抗Ztl可算出为Ztl = 36.0(Ω)，而成为与所需要的特性阻抗为50欧姆(Ω)相比为大幅降低的值。因此，如果直接使用专利文献3所公开的技术，则很难将在与端子的窄间距化对应了的多层配线基板上的配线的特性阻抗调整为50欧姆附近。
[0013]现有技术文献
[0014][专利文献I]日本特开2008-205099号公报
[0015][专利文献2]日本特开2010-2257号公报
[0016][专利文献3]日本特开2010-2302号公报


【发明内容】

[0017]发明要解决的课题
[0018]本发明是为解决上述技术的不足而提出的，其课题在于提供一种特性阻抗的调整较为容易的、能够与LSI等中的端子间距的窄间距化对应的多层配线基板及其制造方法，以及具备这种多层配线基板的探针卡。
[0019]解决课题的手段
[0020]本发明的发明人为解决上述课题而反复进行努力研究之后，其结果发现:可用下式(3)表示配线的特性阻抗Ztl，并且，如果将配线材料的一部分或全部替换为磁导体(相对磁导率较大的导电材料)，则能够如下式(4)所示那样使特性阻抗得以提升。
[0021]式(3)
rI? μ:
Γ/λ/λοο?；............................:
|_UU^^J~~~ j I — I ^
[0023]在式⑶中，ZQ:特性阻抗，E:电场(矢量)，H:磁场(矢量)，μ:磁导率，ε:介电常数。
[0024]式⑷
[0025]Z1 =fm X Z0
[0026]在式⑷中，Z0:初始特性阻抗，Z1:将配线材料替换为磁导体后的特性阻抗，μ ο:磁导体的磁导率。
[0027]如上述式(4)所示的那样，作为构成配线的导电性材料，使用磁导体的话，配线的特性阻抗Ztl以的平方根为系数而增大，配线的特性阻抗从Ztl上升到Zp另一方面，考虑到由于以前一般配线所采用的铜等导电材料是非导磁性的，所以通过将配线所采用的铜等导电材料的一部分替换成相对磁导率较大的导电材料，则应该能够使配线的特性阻抗上升。
【发明者】人基于这样的思考，反复进行各种各样的试验，其结果，完成了本发明。
[0028]也就是说，本发明通过提供以下多层配线基板，以解决上述的课题:在基板上多个配线层夹着绝缘层叠层而成的多层配线基板上，所述配线层上所形成的配线是由第一层和第二层组成的二层结构的配线，所述第一层由第一导电性材料构成，所述第二层由相对磁导率比所述第一导电性材料的相对磁导率大的第二导电性材料构成，通过设为所述二层结构，相比于与所述二层结构的配线相同厚度的配线仅由所述第一导电性材料构成的情况，所述配线的特性阻抗被调整为更接近50欧姆的值。
[0029]在本发明的多层配线基板中，如上所述，由于构成配线的第一导电性材料的一部分替换成比第一导电性材料的相对磁导率更大的第二导电性材料，所以其特性阻抗相比于相同厚度的配线仅由所述第一导电性材料构成配线的情况有所提升，能够调整为接近50欧姆的值。
[0030]作为所述第一导电性材料，优选为铜(Cu)或银(Ag)，作为所述第二导电性材料，优选为镍钴(Ni)、钴(Co)或者含有镍和/或钴的合金。顺便说一下，铜的相对磁导率很小为0.999991、银的相对磁导率很小为0.99998，都是1.0以下的非磁导体。另一方面,镍的相对磁导率很大为600，钴的相对磁导率很大为250，都是10以上的磁导体。
[0031]在本发明的多层配线基板的优选的一形态中，所述配线的宽度为10 μ m以上25 μ m以下。当配线宽度低于10 μ m时，则在容量中流通IA的电流变得困难，当配线的宽度超过25 μ m时，将变得无法与现在希望的50 μ m以下的配线间距相对应，因此并不优选。
[0032]另外，所述第一层的厚度优选为6μπι以上20 μ m以下，所述第二层的厚度优选为所述第一层的厚度的5%以上50%以下。当第一层的厚度低于6 μ m时，即使配线宽度为25 μ m的情况下，在容量中流通IA的电流也变得困难，所以不是优选。另一方面，当第一层的厚度超过20 μ m时，包含第二层的厚度在内的配线厚度大幅度超过20 μ m,配线部分与其以外的部分的落差变大，会发生所谓的阶梯覆盖(Step Coverage)问题，涂布绝缘层的过程中产生困难，在绝缘层上产生穿孔等的缺陷，有可能会使必要的绝缘性得不到保证，所以不是优选。另外，当第二层的厚度低于第一层的厚度的5%以下时，特性阻抗的上升变小，有可能无法充分得到将第一导电性材料的一部分替换成第二导电性材料而产生的优点，所以不是优选。另外，当第二层的厚度超过第一层的厚度的50%时，构成第一层的第一导电性材料的比例相对减少，导体电阻变大，不能满足所希望的电流容量，所以不是优选。
[0033]在本发明的多层配线基板中，基本上，配线只要是叠层有第一层和第二层的二层结构即可，第一层在上也可，第二层在上也可以。然而，例如，使用铜作为构成第一层的第一导电性材料的情况下，由于制造过程中的露出而使铜的表面被氧化，因此为了防止该氧化，使第二层在第一层之上，即，优选为使其位于多层配线基板的离基板较远的位置。在这种情况下，作为构成第二层的第二导电性材料，只要为具有磁导性的、化学特性比较稳定的、在一系列的多层配线处理过程中表面不发生氧化的导电材料即可，镍或钴较为适用。
[0034]此外，本发明的多层配线基板中，也可以是在由第一层及第二层组成的二层结构的所述配线上加上至少为一层的第三层，为具有三层以上的多层结构的配线。在该情况下，作为构成第三层的第三导电性材料，优选为使用比构成第一层的第一导电性材料的相对磁导率大的导电性材料，第三导电性材料的相对磁导率最好与所述第二导电性材料的相对磁导率不同。所述第三导电性材料，与所述第二导电性材料相同，优选为镍(Ni)、钴(Co)，或者镍和/或钴合金。在这样使本发明的多层配线基板为三层以上的多层结构的情况下，通过对所述第二层外加第三层的层厚和构成材料选择，具有能够更精确地对所述配线的特性阻抗进行调整的优点。
[0035]另外，本发明的多层配线基板中，作为构成绝缘层的材料，基于其介电常数、及容易形成绝缘层的观点，优选使用聚酰亚胺。
[0036]在本发明中，为解决上述课题，还提供一种基板上多个配线层夹着绝缘层的多层配线基板的制造方法，作为形成所述配线层的配线的形成工序，包括:使用第一导电性材料形成第一层的工序；以及通过使用相对磁导率比所述第一导电性材料的相对磁导率大的第二导电性材料，形成与所述第一层层叠的第二层，从而将所述配线的特性阻抗调整为与厚度为所述第一层的厚度与所述第二层的厚度之和的配线仅由所述第一导电性材料构成的情况相比更接近50欧姆的值的工序。
[0037]在本发明中，为解决上述课题，还提供一种基板上多个配线层夹着绝缘层叠层的多层配线基板的制造方法，作为形成所述配线层的配线的形成工序，包括:使用第一导电性材料形成第一层的工序；以及通过使用相对磁导率比所述第一导电性材料的相对磁导率大的第二导电性材料和第三导电性材料，分别形成与所述第一层层叠的第二层及至少一层的第三层，从而将所述配线的特性阻抗调整为与厚度为所述第一层的厚度、所述第二层的厚度与所述第三层的厚度之和的所述配线仅由所述第一导电性材料构成的情况相比更接近50欧姆的值的工序。
[0038]此外，本发明还能够通过提供具备上述的本发明的多层配线基板的探针卡来解决上述的课题。
[0039]发明的效果
[0040]根据本发明的多层配线基板和其制造方法，通过将多层配线基板的配线层上所形成的配线设为由第一导电性材料所构成的第一层、以及比第一导电性材料的相对磁导率更大的第二导电性材料所构成的第二层的叠层结构，或者设为除了上述叠层结构以外，进一步层叠有由比第一导电性材料的相对磁导率更大的第三导电性材料所构成的至少一层的第三层的三层以上的叠层结构，从而能够使所述配线的特性阻抗调整为接近于所希望的50欧姆的值，即使是与端子间的窄间距化对应地、使配线间距变窄的情况下，在与被连接的信号线路之间取得阻抗整合变得较为容易，具有能够进行失真和损失较少的信号传输的优点。另外，根据本发明的具有多层配线基板的探针卡，即使是端子间或者电极之间的间距较小的LSI等半导体装置，也具有能够高精度地对其电学特性进行检查的优点。

【专利附图】

【附图说明】
[0041]图1是示意性地表示本发明的多层配线基板的一部分的图。
[0042]图2是仅将配线部分取出而进行表示的图。
[0043]图3是表示本发明的多层配线基板中的配线的其他例的图。
[0044]图4是表示本发明的多层配线基板的制造工序的一例的图。
[0045]图5是示意性地表示微带线路的图。
[0046]图6是示意性地表示带状线路的图。

【具体实施方式】
[0047]以下，使用附图对本发明进行详细的说明，本发明当然不被图示所限定。
[0048]图1是示意性地表示本发明的多层配线基板的一部分的图。在图1中，I是配线、2是绝缘层，3是接地平涂层，在本实施例中，绝缘层2和接地平涂层3存在于配线I的上下，形成了构成多层配线基板的带状线路。W是配线I的配线宽度，T是配线I的配线厚度，H是存在于配线I的上下的绝缘层2的厚度。如图1所示那样，在配线I的上下，绝缘层2的厚度H相同。此外,4表不第一层,5表不第二层。
[0049]图2是仅将图1中的配线I取出而进行表示的图。如图2所示，配线I具有2层结构，所述2层结构通过由第一导电性材料构成的第一层4、以及由层叠于第一层之上的第二导电性材料构成的第二层5所组成结构。作为构成第一层4的第一导电性材料，能够采用例如以往被广泛用于配线的铜(Cu)和银(Ag)等，从价格方面考虑优选为使用铜。
[0050]另一方面，作为构成第二层的第二导电性材料，只要是使用比第一导电性材料的相对磁导率大的导电性材料即可，则可使用适当的材料，但从比较容易获得、且不易氧化的、并且具有较大的相对磁导率的方面来看，优选为采用镍或钴，含有镍或钴或这两者的合金也能够作为第二导电性材料而适用。
[0051]tl是第一层的厚度，t2是第二层的厚度。关于第一层的厚度和第二层的厚度t2基本上没有特别的限制，但为了与间距50 μ m以下的LSI等的端子的窄间距化相对应，如前所述，配线I的宽度W有必要为25 μ m以下，为了在那样的配线宽度W的配线I上流通IA左右的电流，则即使是在例如使用电阻率较低的铜(Cu)或银(Ag)作为第一导电性材料的情况下，由第一导电性材料所构成的第一层的厚度ti也至少需要为6 μ m。另外，第一层的厚度^过大超过20 μ m的情况下，包括第二层的厚度在内的配线厚度将大幅度超过20 μ m,配线部分和其以外的部分间的落差变大，在涂布绝缘层的过程中会引起不顺利而对绝缘层的覆着状态造成影响，在绝缘层产生穿孔等缺陷，而有可能变得无法保证必要的绝缘性。因此，第一层的厚度h优选为6 μ m以上20 μ m以下。
[0052]另一方面，第二层的厚度t2只要设定成能够在第一层上叠层而使全体的配线I的特性阻抗接近50欧姆的值即可，基本上没有特别的限制，但设为第一层的厚度h的5%以上50%以下的厚度较优。厚度t2为低于厚度h的5%的情况下，很难通过第二层的叠层，将所述配线的特性阻抗调整为相比于将与二层结构的配线同一厚度的配线仅由第一导电性材料构成的情况更接近于50欧姆的值，所以不是优选。相反，厚度t2在超过厚度h的50%的情况下，构成第一层的第一导电性材料的比例相对减少，导体电阻变大，变得不能满足所希望的电流容量，所以不是优选。
[0053]另外，虽然在图2中，第二层被叠层于在第一层的上侧，但也可以是第一层被叠层在第二层之上。但是，如前所述，从防止制造工序中的第一导电性材料的表面氧化的观点来看，优选为在第一层上叠层第二层。
[0054]此外，使用铜作为构成第一层的第一导电性材料，使用镍作为构成第二层的第二导电性材料，配线I的全体的厚度T为10 μ m，第一层4的厚度ti为8 μ m，第二层5的厚度t2为2 μ m(相当于厚度t2为厚度&的25%的情况)，配线I的配线宽度W为25 μ m，配线间距为25 μ m,绝缘层2的厚度H为20 μ m,作为构成绝缘层2的绝缘材料使用介电常数ε r为3.7的聚酰亚胺的情况下，配线I的特性阻抗的计算如下。
[0055]即，在如图1所示的配线I中，由于全体的厚度T为10 μ m的配线I由8 μ m的第一层和2 μ m的第二层构成，所以8 μ m厚的第一层被看做是由四层2 μ m厚的层叠层，配线I的合成阻抗Z2以下式(5)算出。
[0056]式⑶
5 4 I
[0057]ρ-ψ 'I
[0058]但是，Z0是第一层的特性阻抗，Z1是第二层的特性阻抗。
[0059]图1中的配线除了将其一部分替换成由镍构成的第二层之外，与如图6所表示的带状线路相同，所以其特性阻抗Ztl如先前计算所得到的那样，Ztl = 36.0 ( Ω )。另一方面，由于镍的相对磁导率600，所以第二层的特性阻抗Z1基于上述式(4)，进行如下计算。
[0060]式(6)
[0061]Z1 =^lKf X 36.0 = 882
[0062]将Z。= 36.0 ( Ω )和Z1 = 882 ( Ω )代入上述式(5)的话，则合成后的配线I的特性阻抗Z2可算出为Z2 = 44.6(Ω)，相比于由第一导电性材料构成配线I的全体的情况下，即，与所述二层结构的配线I为相同厚度T的配线仅由第一导电性材料构成的情况下，变为更接近于所要求的特性阻抗50欧姆的值。这样，根据本发明的多层配线基板，则通过对于由第一导电性材料构成的第一层，叠层了由比第一导电性材料的相对磁导率更大的第二导电性材料构成的第二层而使配线I为二层结构，从而配线I的特性阻抗为，相比于与二层结构的配线I为相同厚度的配线仅由第一导电性材料构成的情况，特性阻抗被调整为更接近50欧姆的值。
[0063]另外，以上说明的例子是第一层4的厚度&为8 μ m、第二层5的厚度t2为2 μ m、第二层5的厚度t2为第一层4的厚度&的25 % ( = (2 μ m/8 μ m) X 100)的情况，但是更不用说，若使相对于第一层4的厚度h的第二层5的厚度t2的比例比25%更大，则配线I的特性阻抗更接近50欧姆。
[0064]另外，以上说明的例子中，虽然使用了铜作为构成第一层的第一导电性材料，使用了镍作为构成第二层的第二导电性材料，但是在使用例如银代替铜作为第一导电性材料、使用例如钴或是含有镍和/或钴的合金代替镍作为第二导电性材料的情况下，只要考虑各材料的相对磁导率，以使配线I的特性阻抗接近50欧姆的方式设定相对于第一层4的厚度\的第二层5的厚度t2的比例即可。
[0065]图3是表示本发明的多层配线基板中的配线I的其他例的图。在本实施例中，配线I是在第二层5的基础上进一步叠层有第三层6的三层结构的配线。作为构成第三层6的第三导电性材料，只要是比构成第一层4的第一导电性材料的相对磁导率大的导电性材料即可，与第二导电性材料相同，能够适用镍或者钴、又或者含有镍和/或钴的合金。但是，第三导电性材料的相对磁导率适宜与第二导电性材料的相对磁导率不同，例如，作为构成第二层5的第二导电性材料选定为镍的情况下，构成第三层6的第三导电性材料若使用镍以外的材料，例如从钴、含有钴的合金、含有镍的合金、又或者含有钴及镍这两者的合金中选择并使用则较佳。
[0066]t3是第三层6的厚度，在将配线I设为如图3所示那样的三层结构的情况下，也与先前说明的二层结构的情况一样，第二层5的厚度t2和第三层6的厚度t3加在一起的厚度(t2+t3)优选为第一层4的厚度&的5%以上50%以下。另外，第二层5的厚度t2和第三层6的厚度&可以相同也可以不同。另外，在本实施例中，虽然第三层6仅为一层，但是第三层6也可以是两层以上，在这种情况下，以多个存在的第三层6的层厚与第二层5的层厚加在一起的厚度，优选为第一层4的厚度A的5%以上50%以下。并且，虽然图示的例子中，第三层6叠层于第二层5上，但是第一层4、第二层5、以及第三层6的叠层顺序并不限定于该图示。
[0067]图4是表示本发明的多层配线基板的制造工序的一例的图。首先，如图4的(a)所示准备基板B。作为基板B，能够使用从该领域被广泛应用的陶瓷基板、或玻璃基板中选择适当的基板。其次，如图4的(b)所示，基板B的几乎整个面上，通过溅射或真空镀膜等适当的方法在厚度1nm至500nm的范围内形成钛或者铬的薄膜，作为粘合层7。
[0068]接着，如图4的(C)所示，在粘合层7上，也同样通过溅射或真空镀膜等适当的方法在厚度为1nm到100nm的范围内形成由镍、钯、或者白金等的钼族元素的金属元素构成的薄膜，以作为中间层8。形成了中间层8后，将超过通过后续的电场电镀所得到的电镀层的厚度的光阻剂R在如图4的(d)所示的基板B的整个面上进行涂敷，然后通过光刻法，如图4的(e)所示，形成相当于配线图案的形状的开口部O。
[0069]其次，通过将从开口部O所露出的中间层8和粘合层7作为其中一个电极的电场电镀法，如图4的(f)所示，在开口部O上在厚度6μπι?20μπι的范围内形成第一导电性材料的电镀层，以形成第一层4。这个工序相当于本发明的制造方法中的使用第一导电性材料来形成第一层的工序。
[0070]接着，同样通过电场电镀法，在第一层4之上，在相对于第一层4的厚度5?50%的范围内形成第二导电性材料的电镀层，如图4的(g)所示，形成第二层5。该工序相当于本发明的制造方法中的，通过使用比第一导电性材料的相对磁导率更大的第二导电性材料来形成与第一层叠层的第二层，相比于将第一层的厚度和第二层的厚度加起来的厚度的配线仅由第一导电性材料构成的情况，将配线的特性阻抗调整至更接近50欧姆的工序。
[0071]另外，还可以进一步在第二层5之上，将第三导电性材料的电镀层形成为与第二层5的层厚相加后的层厚相对于第一层4的厚度为5?50%的范围，以形成第三层6。在形成第三层6的情况下，包含所述第二层5的形成的该工序相当于本发明的制造方法中的，通过使用比第一导电性材料的相对磁导率更大的第二导电性材料和第三导电性材料来分别形成与第一层叠层的第二层和至少为一层的第三层，从而相比于将厚度是第一层的厚度、第二层的厚度和第三层的厚度加在一起的配线仅由第一导电性材料构成的情况，将配线的特性阻抗调整为更接近于50欧姆的工序。
[0072]第一层4和第二层5形成后，使用溶剂等将中间层8上残存的光阻剂R剥离，通过离子束?蚀刻等的物理蚀刻法，将中间层8和粘合层7的露出部分顺次蚀刻除去，如图4的(h)所示，使配线I成为电气上独立的配线图案。
[0073]接着，预先准备使聚合反应进行到中途而形成为片状的厚度为10 μ m至50 μ m范围的感光性聚酰亚胺片，一边将作为电气上独立的配线图案而形成有配线I的基板B加热至60°C?150°C，一边施加0.1MPa?IMPa范围的压力，形成有配线I的基板B上粘贴有所述感光性聚酰亚胺片。其次，通过使用光罩的图案曝光或者由直接绘图装置进行的曝光，使所述感光性聚酰亚胺片的使通孔部分残留地进行全面曝光，此后，通过溶剂的喷淋而在未曝光部分开孔，在所述聚酰亚胺片上形成通孔用的开口。接着，将粘贴有聚酰亚胺片的基板加热至200°C?400°C后使聚酰亚胺片的聚合结束，如图4的(i)所示，在配线I的上部形成绝缘层2。
[0074]以下，通过反复进行形成粘合层7以后的工序，能够制造本发明的多层配线基板。在被制造出的本发明的多层配线基板上，配线的特性阻抗被调整为:相比于该配线中的厚度为将第一层4的厚度h和第二层5的厚度t2加在一起的线路仅由第一导电性材料构成的情况，更接近50欧姆的数值。
[0075]如上所述，被制造的本发明的多层配线基板与从前就存在的多层配线基板一样，能够组装至检查LSI等半导体元件的电气特性时所使用的探针卡中而使用。组装有本发明的多层配线基板的探针卡由于多层配线基板的配线特性阻抗调整为50欧姆或接近该值，所以能够使电信号的波形失真和劣化减少且能够减少传输损失地进行传输，即使是端子间或者电极间的间距窄的LSI等半导体元件，也能够对该电气特性以更高精度进行检查。
[0076]产业上的可用性
[0077]如以上说明的那样，根据本发明的多层配线基板和其制造方法，能够使多层配线基板的配线的特性阻抗调整为接近所希望的50欧姆的值，即使是使与端子间的窄间距化对应的配线间距变窄的情况下，在与所连接的信号线路之间取得阻抗整合也变得较为容易，使失真和损失较少的信号传输成为可能。另外，根据具有本发明的多层配线基板的探针卡，即使是端子间或者电极之间的间距较小的LSI等半导体装置，也具有能够高精度地对其电学特性进行检查的优点，其产业上的可用性极大。
[0078]符号说明
[0079]1、101 配线
[0080]2、102 绝缘层
[0081]3、103接地平涂层
[0082]4 第一层
[0083]5 第二层
[0084]6第三层
[0085]7粘合层
[0086]8中间层
[0087]R光阻剂
[0088]O 开口部。
【权利要求】
1.一种多层配线基板，所述多层配线基板在基板上夹着绝缘层层叠有多个配线层，其特征在于， 所述配线层上所形成的配线是由第一层和第二层组成的二层结构的配线，所述第一层由第一导电性材料构成，所述第二层由相对磁导率比所述第一导电性材料的相对磁导率大的第二导电性材料构成，通过设为所述二层结构，相比于与所述二层结构的配线相同厚度的配线仅由所述第一导电性材料构成的情况，所述配线的特性阻抗被调整为更接近50欧姆的值。
2.根据权利要求1所述的多层配线基板，其特征在于， 所述第一导电性材料为铜或银，所述第二导电性材料为镍、钴或者含有镍和/或钴的I=1-Wl O
3.根据权利要求1或者2所述的多层配线基板，其特征在于， 所述配线的宽度为10 μ m以上25 μ m以下，所述第一层的厚度为6 μ m以上20 μ m以下，所述第二层的厚度为所述第一层的厚度的5 %以上50 %以下。
4.根据权利要求1至3中的任意一项所述的多层配线基板，其特征在于， 所述第二层相比于所述第一层，处于离所述基板较远的一侧。
5.根据权利要求1至4中的任意一项所述的多层配线基板，其特征在于， 构成所述绝缘层的材料为聚酰亚胺。
6.根据权利要求1至5中的任意一项所述的多层配线基板，其特征在于， 所述配线为三层以上的多层结构的配线，所述三层以上的多层结构的配线除了具有所述二层结构之外，还具有至少一层的第三层，所述第三层由相对磁导率比所述第一导电性材料的相对磁导率大的第三导电性材料构成，通过设为所述多层结构，相比于与所述多层结构的配线相同厚度的配线仅由所述第一导电性材料构成的情况，所述配线的特性阻抗被调整为更接近50欧姆的值。
7.根据权利要求6所述的多层配线基板，其特征在于， 所述第三导电性材料为镍、钴或者含有镍和/或钴的合金。
8.一种多层配线基板的制造方法，其制造如权利要求1至5中的任意一项所述的多层配线基板，所述多层配线基板在基板上夹着绝缘层地层叠有多个配线层，所述多层配线基板的制造方法的特征在于， 作为在所述配线层所形成的配线的形成工序，包括: 使用第一导电性材料来形成第一层的工序；以及 通过使用相对磁导率比所述第一导电性材料的相对磁导率大的第二导电性材料，形成与所述第一层层叠的第二层，从而将所述配线的特性阻抗调整为与厚度为所述第一层的厚度与所述第二层的厚度之和的配线仅由所述第一导电性材料构成的情况相比更接近50欧姆的值的工序。
9.一种多层配线基板的制造方法，其制造如权利要求6或7所述的多层配线基板，所述多层配线基板在基板上夹着绝缘层地层叠有多个配线层，所述多层配线基板的制造方法的特征在于， 作为在所述配线层所形成的配线的形成工序，包括: 使用第一导电性材料来形成第一层的工序；以及 通过使用相对磁导率比所述第一导电性材料的相对磁导率大的第二导电性材料和第三导电性材料，分别形成与所述第一层层叠的第二层及至少一层的第三层，从而将所述配线的特性阻抗调整为与厚度为所述第一层的厚度、所述第二层的厚度与所述第三层的厚度之和的所述配线仅由所述第一导电性材料构成的情况相比更接近50欧姆的值的工序。
10.一种探针卡，其特征在于， 具有如权利要求1至7中的任意一项所述的多层配线基板。
【文档编号】H05K1/02GK104247583SQ201380019587
【公开日】2014年12月24日 申请日期:2013年2月28日 优先权日:2012年4月11日
【发明者】井上龙雄, 菅井孝安, 工藤俊之, 大森利则 申请人:日本麦可罗尼克斯股份有限公司