#1的驱动时间是从⑶S#1的下降时刻(或者上升时刻)到与⑶G#1对应的GDR的上升时刻(或者下降时刻)的时间。GDG#2的驱动时间是从GDS#2的下降时刻(或者上升时刻)到与GDG#2对应的GDR的上升时刻(或者下降时刻)的时间。GDG#3的驱动时间是从GDS#3的下降时刻(或者上升时刻)到与GDG#3对应的GDR的上升时刻(或者下降时刻)的时间。
[0175]图17B是在图16B的信号线结构下，分别提供给3个栅驱动组⑶G#l，⑶G#l，和⑶G#3的6个组驱动开始信号⑶S#lo，⑶S#le，GDS#2o，⑶S#2e，GDS#3o和GDS#3e，以及两个组驱动刷新信号⑶Ro和⑶Re的时序图。
[0176]参考图17B，为了报告3个栅驱动组⑶G#l，⑶G#l，和⑶G#3中每一个包括的奇数栅驱动组和偶数栅驱动组每一个的栅驱动开始，6个组驱动开始信号⑶S#lo，⑶S#le，GDS#2o，⑶S#2e，GDS#3o和GDS#3e分别被提供给3个栅驱动组⑶G#l，⑶G#l，和⑶G#3中包括的奇数栅驱动组和偶数栅驱动组。
[0177]S卩，⑶S#lo是报告⑶G#1中包括的⑶G#lo的栅驱动开始的控制信号，被提供给⑶G#lo的GIP#1-1。⑶S#le是报告⑶G#1中包括的⑶G#le的栅驱动开始的控制信号，被提供给⑶G#le的GIP#l-2。
[0178]S卩，GDS#2o是报告⑶G#2中包括的⑶G#2o的栅驱动开始的控制信号，被提供给⑶G#2o的GIP#2-1。GDS#2e是报告⑶G#2中包括的⑶G#2e的栅驱动开始的控制信号，被提供给⑶G#2e的GIP#2-2。
[0179]S卩，GDS#3o是报告⑶G#3中包括的⑶G#3o的栅驱动开始的控制信号，被提供给⑶G#3o的GIP#3-1。GDS#3e是报告⑶G#3中包括的⑶G#3e的栅驱动开始的控制信号，被提供给⑶G#3e的GIP#3-2。
[0180]参考图17B，两个组驱动刷新信号⑶Ro和⑶Re是报告3个栅驱动组⑶G#1，⑶G#1，和GDG#3中包括的奇数栅驱动组和偶数栅驱动组每一个的栅驱动结束的控制信号，并且信号电平在3个栅驱动组⑶G#l，⑶G#l，和⑶G#3中包括的奇数栅驱动组和偶数栅驱动组每一个的栅驱动结束的时刻被改变(低_>高或高_>低)。
[0181]在图17B的例子中，在两个组驱动刷新信号⑶Ro和⑶Re之中，⑶Ro是用于报告3个栅驱动组⑶G#l，⑶G#l，和⑶G#3中分别包括的奇数栅驱动组⑶G#lo，⑶G#2o和⑶G#3o中每一个的栅驱动结束，GDRo在GDG#lo的栅驱动结束时刻之前被保持在低电平(LOW)，在所述结束时刻被改变为高电平(HIGH)，然后下降为低电平并且在GDG#2o的栅驱动结束时刻之前被保持，在所述结束时刻重新变为高电平(HIGH)，然后下降为低电平并且在GDG#3o的栅驱动结束时刻之前被保持，在所述结束时刻重新变为高电平(HIGH)，然后下降为低电平(LOW)并且被保持。
[0182]此外，在两个组驱动刷新信号⑶Ro和⑶Re之中，⑶Re是用于报告3个栅驱动组⑶G#l，⑶G#l，和⑶G#3中分别包括的偶数栅驱动组⑶G#le，⑶G#2e和⑶G#3e中每一个的栅驱动结束，GDRe在GDG#le的栅驱动结束时刻之前被保持在低电平(LOW)，在所述结束时刻被改变为高电平(HIGH)，然后下降为低电平并且在GDG#2e的栅驱动结束时刻之前被保持，在所述结束时刻重新变为高电平(HIGH)，然后下降为低电平并且在GDG#3e的栅驱动结束时刻之前被保持，在所述结束时刻重新变为高电平(HIGH)，然后下降为低电平(LOW)并且被保持。
[0183]尽管在图17B的例子中，组驱动刷新信号⑶Ro和⑶Re具有在三个栅驱动组⑶G#l，⑶G#2和⑶G#3中分别包括的奇数驱动组和偶数驱动组中每一个的栅驱动结束时刻上升的信号波形，但是组驱动刷新信号⑶Ro和⑶Re也可以具有在三个栅驱动组⑶G#l，GDG#2和GDG#3中分别包括的奇数驱动组和偶数驱动组中每一个的栅驱动结束时刻下降的信号波形。
[0184]参考图17B，与第i个栅驱动组(例如⑶G#2)的奇数栅驱动组(例如⑶G#2o)对应的组驱动开始信号(例如GDS#2o)的上升时刻(例如RT_G20_S)，可以对应于与第1-Ι个栅驱动组(例如GDG#1)的偶数栅驱动组(例如GDG#le)对应的组刷新开始信号GDR的下降时刻(例如FT_G1E_E)。
[0185]与上述例子不同，与第i个栅驱动组(例如⑶G#2)的奇数栅驱动组(例如⑶G#2o)对应的组驱动开始信号(例如GDS#2o)的下降时刻，可以对应于与第1-Ι个栅驱动组(例如⑶G#l)的偶数栅驱动组(例如⑶G#le)对应的组刷新开始信号⑶R的上升时刻。
[0186]参考图17B，⑶G#1的驱动时间是从⑶S#lo的下降时刻(或上升时刻)到对应于⑶G#le的⑶R的上升时刻(或下降时刻)的时间。⑶G#2的驱动时间是从⑶S#2o的下降时刻(或上升时刻)到对应于GDG#2e的GDR的上升时刻(或下降时刻)的时间。GDG#3的驱动时间是从GDS#3o的下降时刻(或上升时刻)到对应于GDG#3e的GDR的上升时刻(或下降时刻)的时间。
[0187]如图17B所示，当与第i个栅驱动组(例如⑶G#2)的奇数栅驱动组(例如⑶G#2o)对应的组驱动开始信号(例如GDS#2o)的上升时刻(例如RT_G20_S)和与第i_l个栅驱动组(例如GDG#1)的偶数栅驱动组(例如GDG#le)对应的组刷新开始信号GDR的下降时刻(例如FT_G1E_E)相对应时，如上所述，在3个栅驱动组⑶G#1，⑶G#1，和⑶G#3的驱动时间之中可存在中止时间。
[0188]通过调节信号波形，使得第i个栅驱动组(例如⑶G#2)中包含的奇数栅驱动组(例如GDG#2o)所对应的组驱动开始信号(例如GDS#2o)的下降时刻能够和第i_l个栅驱动组(例如⑶G#l)中包含的偶数栅驱动组(例如⑶G#le)所对应的组刷新开始信号⑶R的上升时刻相对应，可以消除所述中止时间。
[0189]为了在如图17A所示的在一侧布置的情况中提供用于分区栅驱动的组驱动开始信号⑶S#l，⑶S#2和GDS#3，需要和栅驱动组的数量N—样多的组驱动开始信号线⑶SL#1，⑶SL#2，和⑶SL#3，如图16A所示。
[0190]此外，为了在如图17B所示的在两侧布置的情况中提供用于分区栅驱动的组驱动开始信号⑶S#lo，GDS#le，GDS#2o，GDS#2e，GDS#3o和⑶S#3e，需要的组驱动开始信号线⑶SL#lo，⑶SL#le，⑶SL#2o，⑶SL#2e，⑶SL#3o和⑶SL#3e的数量是栅驱动组的数量N的两倍，如图16B所示。
[0191]下文中，为了减少组驱动开始信号线的数量，对产生组驱动开始信号的新的信号线结构和方法进行说明。
[0192]图18A是在图13A中将栅驱动集成电路布置在一侧的情况下，用于分区驱动的信号线结构的实例图。图19A是在图18A的信号线结构下，用于分区驱动的组驱动开始信号和组驱动刷新信号的时序图。
[0193]参考图18A，为了提供与三个栅驱动组⑶G#l，⑶G#2和⑶G#3对应的三个组驱动开始信号GDS#1，GDS#2和GDS#3，设置单根组驱动开始信号线⑶SL和L根组控制信号线CL#1，CL#2，...和CL#L(L是大于或等于2的自然数，并且在图18A中L = 2)，并设置N个逻辑电路，N等于栅驱动组的数量(例如N = 3)(当N = 3时，设置LC#1，LC#2，和LC#3)。
[0194]N个逻辑电路(当N = 3时，LC#1，LC#2，和LC#3)中的每一个接收单个组驱动开始参考信号GDS_REF和L个组控制信号(L = 2时，Cl和C2)，并输出待提供给对应栅驱动组的组驱动开始信号。
[0195]例如，LC#1接收⑶S_REF，使用两个组驱动控制信号Cl和C2，并输出⑶S#l。LC#2接收OTS_REF，使用两个组驱动控制信号Cl和C2，并输出⑶S#2。LC#3接收OTS_REF，使用两个组驱动控制信号Cl和C2，并输出⑶S#3。
[0196]此外，参考图18A，为了将组驱动刷新信号⑶R提供至三个栅驱动组⑶G#l，⑶G#2和⑶G#3，可以设置单根组驱动刷新信号线⑶RL或者N根(例如N = 3)组驱动刷新信号线。
[0197]当采用图18A的信号线结构时，和图16A的信号线结构相比，可以减少用于提供与三个栅驱动组⑶G#1，⑶G#2和⑶G#3对应的三个组驱动开始信号⑶S#1，GDS#2和GDS#3所需的组驱动开始信号线的数量。
[0198]当然，进一步增加了 L根组控制信号线。但是，随着栅驱动组的数量N变大，与组控制信号线的增加量相比，组驱动开始信号线的减小量的影响更大。因此，当采用图18A的信号线结构时，可显著减少信号线的总数量。
[0199]相应地，可减少显示面板110上的显示图像的AA的边缘区域的宽度(尺寸)，从而可减小边框。
[0200]参考图18A，与组控制信号或者组控制信号线的数量对应的L可以为满足炒多N(栅驱动组的数量)的自然数中的最低值。
[0201]例如，如图18A所示，当栅驱动组的数量N为3时，L为2。当栅驱动组的数量N为4时，L为2。当栅驱动组的数量N为8时，L为3。当栅驱动组的数量N为9时，L为4。当栅驱动组的数量N为32时，L为5。
[0202]如上所述，与组控制信号的数量或者组控制信号线的数量对应的L为小于栅驱动组的数量N的值。此外，随着栅驱动组的数量N变大，N和L之间的差异也随之变大。
[0203]因此，当采用图18A的信号线结构时，和图16A的信号线结构相比，进一步增加了L根组控制信号线。但是，组驱动开始信号线的数量从N减少到1+L，减少了 N-1-L，因此减少信号线总数量的收益很大。随着栅驱动组的数量N变大，减少信号线总数量的收益也随之提尚。
[0204]如上所述，通过采用数量(L)与栅驱动组的数量N相比更少的组控制信号和组控制信号线，可以减少信号线的总数量。
[0205]下文中，与部分区域的数量或者栅驱动组数量对应的N为3，因此以L为2的情形为例。即，假设采用三个逻辑电路LC#1，LC#2和LC#3以及两个组控制信号Cl和C2，并且设置两根组控制信号线CL#1和CL#2，从而提供与三个栅驱动组⑶G#l，⑶G#2和⑶G#3对应的三个组驱动开始信号GDS#1，GDS#2和⑶S#3。
[0206]参考图18A和图19A，两个逻辑电路LC#1、LC#2中的每一个接收单个组驱动开始参考信号OTS_REF和两个组控制信号Cl和C2，并输出与三个栅驱动组⑶G#l，⑶G#2和⑶G#3中的对应栅驱动组相对应的组驱动开始信号。
[0207]参考图18A和图19A，LC#1接收⑶S_REF、C1和C2，并将⑶S#1输出至⑶G#l。LC#2接收 ffl)S_REF、Cl 和 C2，并将 GDS#2 输出至⑶G#2。LC#3 接收 ffl)S_REF、Cl 和 C2，并将 GDS#3输出至⑶G#3。
[0208]如上所述，通过等同地使用单个组驱动开始参考信号OTS_REF和两个组控制信号Cl和C2，可产生待提供给三个栅驱动组⑶G#l，⑶G#2和⑶G#3的三个组驱动开始信号GDS#1，GDS#2 和 GDS#3o
[0209]参考图18A，3个逻辑电路LC#1，LC#2和LC#3中的每一个包括单个与门(AG)，以及O到L个非门(NG)。
[0210]参考图18A，LC#1包括单个与门AG#1,以及连接到AG#1的两个驱动控制信号输入端Cljnput端和C2_input端的2个非门NG_C1、NG_C2。LC#2包括单个与门AG#2，以及连接到AG#2的两个驱动控制信号输入端Cl_input端和C2_input端中的C2_input端的单个非门NG_C2。LC#3包括单个与门AG#3,以及连接到AG#3的两个驱动控制信号输入端Cl_input端和C2_input端中的Cl_input端的单个非门NG_C1。
[0211]可以参考图18C很容易地理解与门的各输入端之中的应当与非门连接的输入端的位置和数量。
[0212]图18C是示出当采用8个栅驱动组和3个组控制信号(组控制信号线的数量)时的逻辑电路结构的实例图，。
[0213]在图18C中，例如，当C1、C2和C3分别为1、1和I时，示出的是最终输入到与门的Cl，、C2，和 C3，。
[0214]参考图18C，当Cl( = I)通过非门时，Cl’可为O。当Cl ( = I)不通过非门时，Cl’可为I。当C2( = I)通过非门时，C2’可为O。当C2(=l)不通过非门时，C2’可为I。当C3 ( = I)通过非门时，C3’可为O。当C3( = I)不通过非门时，C3’可为I。
[0215]参考图18C，基于上述方式，最终输入到8个与门AG#1，...和AG#8中每一个与门中的组控制信号Cl’、C2’和C3’可为000，001，010，011，100，101，110和111。当它们用十进制表示时，为0，1，2，3，4，5，6和7，因此，8个栅驱动组或者8个组驱动开始信号被区分开来。
[0216]参考图18A和19A，3个逻辑电路LC#1，LC#2和LC#3中每一个包括的与门AG#1，AG#2和AG#3接收单个组驱动开始参考信号OTS_REF，通过O到L个非门接收两个组控制信号Cl和C2，并输出与对应栅驱动组相对应的组驱动开始信号。
[0217]换言之，3个与门AG#1，AG#2和AG#3中每一个接收单个组驱动开始参考信号⑶S_REF,直接或者通过两个非门NG_C1和NG_C2接收两个组控制信号Cl和C2，或者通过两个非门NG_C1和NG_C2接收两个组控制信号(Cl或C2)中的一部分、并直接接收其余的组控制信号(Cl或C2)，并输出与对应栅驱动组相对应的组驱动开始信号。
[0218]例如，参考图18A和19A，AG#1接收⑶S_REF，接收对应于通过NG_C1的Cl的Cl’和对应于通过NG_C2的C2的C2’，并输出⑶S#1。AG#2接收OTS_REF，直接接收Cl作为Cl ’，接收对应于通过NG_C