2的C2的C2’，并输出⑶S#2。AG#3接收OTS_REF，接收对应于通过NG_C1的Cl的Cl’，直接接收C2作为C2’，并输出⑶S#3。
[0219]以这种方式输出的⑶S#1、⑶S#2和GDS#3可以与图17A中的⑶S#1、⑶S#2和GDS#3相同。
[0220]通过上述的逻辑电路结构，尽管使用了相同的三个信号，即通过单个组驱动开始信号线GDSL提供的单个组驱动开始参考信号GDS_REF，和两个组控制信号Cl和C2，但可以产生提供给三个栅驱动组⑶G#l，⑶G#2和⑶G#3的三个不同的组驱动开始信号GDS#1，GDS#2 和 GDS#3o
[0221]参考图18A，3个逻辑电路LC#1，LC#2和LC#3中的每一个逻辑电路，可以被包含在三个栅驱动组⑶G#1，⑶G#2和⑶G#3之中的对应栅驱动组中所包含的M个栅驱动集成电路之一中。
[0222]参考图18A，LC#1可以被包含在⑶G#1的GIP#1_1中。LC#2可以被包含在⑶G#2的GIP#2-1中。LC#3可以被包含在⑶G#3的GIP#3_1中。
[0223]如上所述，所述逻辑电路结构无需设置在显示面板110中，因此可减少显示面板110的非AA的宽度。
[0224]图18B是在图13B中将栅驱动集成电路布置在两侧的情况下，用于分区驱动的信号线结构的实例图。图19B是在图18B的信号线结构下，用于分区驱动的组驱动开始信号和组驱动刷新信号的时序图。
[0225]参考图18B和图19B，三个栅驱动组⑶G#l，⑶G#2和⑶G#3中每一个包括含有奇数栅驱动集成电路的奇数栅驱动组和含有偶数栅驱动集成电路的偶数栅驱动组。
[0226]参考图18B和图19B，⑶G#1包括含有GIP#1_1和GIP#1_3的奇数栅驱动组⑶G#lo和含有GIP#l-2和GIP#l-4的偶数栅驱动组⑶G#le。⑶G#2包括含有GIP#2_1和GIP#2_3的奇数栅驱动组⑶G#2o和含有GIP#2-2和GIP#2-4的偶数栅驱动组GDG#2e。⑶G#3包括含有GIP#3-1和GIP#3-3的奇数栅驱动组⑶G#3o和含有GIP#3_2和GIP#3_4的偶数栅驱动组⑶G#3e。
[0227]参考图18B和图19B，对于三个栅驱动组⑶G#l，⑶G#2，⑶G#3，为了分别将组驱动开始信号⑶S#lo，⑶S#2o，和GDS#3o提供给奇数栅驱动组⑶G#lo，⑶G#2o，和⑶G#3o，并且为了分别将组驱动开始信号GDS#le，⑶S#2e，和GDS#3e提供给偶数栅驱动组⑶G#le，⑶G#2e，和⑶G#3e，可设置两根组驱动开始信号线⑶SLo、⑶SLe以及L根组控制信号线CL#I,CL#2,...，和CL#L(L是大于或等于2的自然数，在图18B中，L = 2)，并且可设置2X3个逻辑电路 LC#lo，LC#le，LC#2o，LC#2e, LC#3o 和 LC#3e。
[0228]参考图18B，为了将对应的组驱动刷新信号⑶Ro提供至奇数栅驱动组⑶G#lo、⑶G#2o、⑶G#3o，并且为了将对应的组驱动刷新信号⑶Re提供至偶数栅驱动组⑶G#le、⑶G#2e、⑶G#3e，可为三个栅驱动组⑶G#l，⑶G#2和⑶G#3中的每一个设置两根组驱动刷新信号线⑶RLo和⑶RLe，或者2N根组驱动刷新信号线。
[0229]当采用图18B的信号线结构时，和图16B的信号线结构相比，用于提供与三个奇数栅驱动组⑶G#lo、⑶G#2o、⑶G#3o和三个偶数栅驱动组⑶G#le、⑶G#2e、⑶G#3e对应的全部6个组驱动开始信号⑶S#lo，GDS#le，GDS#2o，GDS#2e，⑶S#3o，GDS#3e所需的组驱动开始信号线的数量可以从6减少到2。
[0230]当然，进一步增加了 L(例如，L = 2)根组控制信号线CL#1和CL#2。但是，随着栅驱动组的数量N变大，与组控制信号线的增加量相比，组驱动开始信号线的减小量的影响更大，因此，通过采用图18B的信号线结构，可显著减少信号线的总数量。
[0231]相应地，可减少显示面板110上的显示图像的AA的边缘区域的宽度(尺寸)，从而可减小边框。
[0232]参考图18B，与组控制信号或者组控制信号线的数量对应的L可以为满足炒多N(栅驱动组的数量)的自然数中的最低值。
[0233]例如，如图18B所示，当栅驱动组的数量N为3时，L为2。当栅驱动组的数量N为4时，L为2。当栅驱动组的数量N为8时，L为3。当栅驱动组的数量N为9时，L为4。当栅驱动组的数量N为32时，L为5。
[0234]如上所述，与组控制信号的数量或者组控制信号线的数量对应的L为小于栅驱动组的数量N的值。此外，随着栅驱动组的数量N变大，N和L之间的差异也随之变大。
[0235]因此，当采用图18B的信号线结构时，和图16B的信号线结构相比，进一步增加了L根组控制信号线。但是，组驱动开始信号线的数量从2N减少到2+L，减少了 2N-2-L，从而减少信号线总数量的收益很大。随着栅驱动组的数量N变大，减少信号线总数量的收益也随之变大。
[0236]如上所述，通过使用数量与栅驱动组的数量N相比更少的组控制信号和组控制信号线，可以减少信号线的总数量。
[0237]下文中，与部分区域的数量或者栅驱动组的数量对应的N为3，因此以L为2的情形为例。即，假设采用六个逻辑电路1^:#10，^:#16，^:#20，^:#26，^:#30，和LC#3e以及两个组控制信号Cl和C2，并且设置两根组控制信号线CL#1和CL#2，从而将六个组驱动开始信号⑶S#lo，⑶S#le，GDS#2o，⑶S#2e，GDS#3o和GDS#3e提供至三个栅驱动组⑶G#l，⑶G#2和⑶G#3中包含的三个奇数栅驱动组⑶G#lo、⑶G#2o、⑶G#3o和三个偶数栅驱动组⑶G#le、⑶G#2e、⑶G#3e。
[0238]参考图18B 和图 19B，2XN(例如 N = 3)个逻辑电路 LC#lo，LC#le，LC#2o，LC#2e，LC#3o和LC#3e中的每一个接收两个参考信号⑶So_REF、⑶Se_REF之中的对应组驱动开始参考信号，以及两个组控制信号Cl和C2，并输出与三个栅驱动组⑶G#l，⑶G#2和⑶G#3之中的对应栅驱动组中包含的奇数栅驱动组和偶数栅驱动组相对应的组驱动开始信号。
[0239]例如，LC#lo接收⑶So_REF、Cl和C2，并将⑶S#lo输出至⑶G#1的⑶G#lo。LC#le接收⑶Se_REF、Cl和C2，并将⑶S#le输出至⑶G#1的⑶G#le。LC#2o接收⑶So_REF、Cl和C2，并将GDS#2o输出至⑶G#2的⑶G#2o。LC#2e接收⑶Se_REF、Cl和C2，并将⑶S#2e输出至⑶G#2的⑶G#2e。LC#3o接收⑶So_REF、Cl和C2，并将GDS#3o输出至⑶G#3的⑶G#3o。LC#3e接收⑶Se_REF、Cl和C2，并将GDS#3e输出至⑶G#3的⑶G#3e。
[0240]如上所述，通过等同地使用两个组驱动开始参考信号⑶So_REF和⑶Se_REF，以及两个组控制信号Cl和C2，可产生待提供给三个栅驱动组⑶G#l，⑶G#2和⑶G#3中包含的三个奇数栅驱动组⑶G#lo、⑶G#2o、⑶G#3o和三个偶数栅驱动组⑶G#le、⑶G#2e、⑶G#3e的六个组驱动开始信号⑶S#lo，⑶S#le，GDS#2o，⑶S#2e，⑶S#3o，⑶S#3e。
[0241]参考图18B，2X3 个逻辑电路 LC#lo，LC#le，LC#2o，LC#2e，LC#3o，LC#3e 中每一个可包括单个与门(AG)，以及O到L个非门(NG)。
[0242]参考图18B，2X3 个逻辑电路 LC#lo，LC#le，LC#2o，LC#2e，LC#3o，LC#3e 中包含的六个与门AG#lo，AG#le，AG#2o，AG#2e，AG#3o，AG#3e的每一个接收两个参考信号⑶So_REF和⑶Se_REF之中的对应组驱动开始参考信号，通过O到L个非门(NG)接收两个组控制信号Cl和C2，并输出与对应栅驱动组中包含的奇数栅驱动组或者偶数栅驱动组相对应的组驱动开始信号。
[0243]例如，参考图18B和图19B，AG#lo接收⑶So_REF，接收与通过NG_C1的Cl对应的Cl’和与通过NG_C2的C2对应的C2’，并将⑶S#lo输出至⑶G#lo。AG#le接收⑶Se_REF，接收与通过NG_C1的Cl对应的Cl’和与通过NG_C2的C2对应的C2’，并将GDS#le输出至GDG#le。AG#2o接收⑶So_REF，直接接收Cl作为Cl ’，接收与通过NG_C2的C2对应的C2’，并将⑶S#2o输出至⑶G#2o。AG#2e接收⑶Se_REF，直接接收Cl作为Cl ’，接收与通过NG_C2的C2对应的C2’，并将GDS#2e输出至⑶G#2e。AG#3o接收⑶So_REF，接收与通过NG_C1的Cl对应的Cl ’，直接接收C2作为C2’，并将GDS#3o输出至⑶G#3o。AG#3e接收⑶Se_REF，接收与通过NG_C1的Cl对应的Cl’，直接接收C2作为C2’，并将GDS#3e输出至⑶G#3e。
[0244]以这种方式输出的⑶S#lo，⑶S#le，⑶S#2o，⑶S#2e，⑶S#3o，⑶S#3e可以与图17B的 GDS#lo, GDS#le, GDS#2o, GDS#2e, GDS#3o，和 GDS#3e 相同。
[0245]通过上述的逻辑电路结构，尽管使用了相同的四个信号，即两个组驱动开始参考信号⑶So_REF、⑶Se_REF以及两个组控制信号Cl、C2，但可以产生提供给三个栅驱动组⑶G#l，⑶G#2，和⑶G#3的六个不同的组驱动开始信号⑶S#lo，⑶S#le，GDS#2o，⑶S#2e，⑶S#3o，⑶S#3e。
[0246]参考图18B，2X3 个逻辑电路 LC#lo，LC#le，LC#2o，LC#2e，LC#3o，LC#3e 中的每一个逻辑电路，可以被包含在三个栅驱动组⑶G#l，⑶G#2，⑶G#3之中的对应栅驱动组中包含的奇数栅驱动组或偶数栅驱动组中所包含的M/2个栅驱动集成电路之一中。
[0247]这里，M表示单个栅驱动组中包含的栅驱动集成电路的数量。因此，单个奇数栅驱动组或单个偶数栅驱动组中包含的栅驱动集成电路的数量为M/2。
[0248]如上所述，所述逻辑电路结构无需设置在显示面板110中，因此可减少显示面板110的非AA的宽度。
[0249]在图19A中，上方的时序图对应于单个组驱动开始参考信号OTS_REF、最终输入至每个与门的两个组控制信号Cl’和C2’、以及单个组驱动刷新信号GDR的时序图，下方的时序图对应于从三个逻辑电路LC#1，LC#2，LC#3输出到三个栅驱动组⑶G#l，⑶G#2，和⑶G#3的三个组驱动开始信号⑶S#l，⑶S#2，⑶S#3、以及单个组驱动刷新信号⑶R的时序图。
[0250]图19A中的下方的时序图和图17A的时序图相同。
[0251]参考图19A，三个逻辑电路LC#1，LC#2，LC#3中包括的三个与门AG#1，AG#2，AG#3利用单个组驱动开始参考信号⑶S_REF和最终输入至每个与门的两个组控制信号Cl’、C2’，产生三个组驱动开始信号⑶S#l，⑶S#2，和⑶S#3，并将其输出到三个栅驱动组⑶G#l，GDG#2，和 GDG#3o
[0252]参考图19A中的下方的时序图，从第i个逻辑电路(例如，LC#2)输出到第i个栅驱动组(例如GDG#2)的组驱动开始信号(例如，GDS#2)的上升时刻，对应于与第i_l个栅驱动组(例如GDG#1)对应的组驱动刷新信号GDR的下降时刻。
[0253]与图19A中的下方的时序图不同，从第i个逻辑电路(例如，LC#2)输出到第i个栅驱动组(例如GDG#2)的组驱动开始信号(例如，GDS#2)的下降时刻，可以对应于与第i_l个栅驱动组(例如GDG#1)对应的组驱动刷新信号GDR的上升时刻。
[0254]如上所述，通过等同地使用单个组驱动开始参考信号OTS_REF以及两个组控制信号Cl和C2，可产生待提供给三个栅驱动组⑶G#l，⑶G#2，和⑶G#3的三个组驱动开始信号GDS#1，GDS#2，⑶S#3。此外，通过调节时序以包括图19A中的下方的时序图所示的中止时间，可以通过最小化驱动负荷而对部分区域进行有效的分区驱动。
[0255]在图19B中，上方的时序图对应于两个组驱动开始刷新信号⑶So_REF、⑶Se_REF、最终输入至每个与门的两个组控制信号Cl’和C2’、以及两个组驱动刷新信号⑶Ro、⑶Re的时序图，下方的时序图对应于从三个逻辑电路LC#1，LC#2，LC#3输出到每个都包含奇数栅驱动组和偶数栅驱动组的三个栅驱动组⑶G#l，⑶G#2，和⑶G#3的六个组驱动开始信号⑶S#lo，⑶S#le，GDS#2o，⑶S#2e，⑶S#3o，GDS#3e、以及两个组驱动刷新信号⑶Ro、⑶Re的时序图。
[0256]图19B中的下方的时序图和图17B的时序图相同。
[0257]参考图19B，与第i个栅驱动组(例如，⑶G#2)的奇数栅驱动组(例如，⑶Go#2)对应的组驱动开始信号(例如，GDSo#2)的上升时刻，可以对应于与第1-Ι个栅驱动组(例如⑶G#l)的偶数栅驱动组(例如，⑶Ge#l)对应的组驱动刷新信号⑶Re的下降时刻。
[0258]与图19B不同，与第i个栅驱动组(例如，⑶G#2)中包括的奇数栅驱动组(例如，GDGo#2)对应的组驱动开始信号(例如，GDSo#2)的下降时刻，可以对应于与第i_l个栅驱动组(例如⑶G#l)中包括的偶数栅驱动组(例如，⑶Ge#l)对应的组驱动刷新信号⑶Re的上升时刻。
[0259]如上所述，通过等同地使用两个组驱动开始参考信号⑶So_REF和⑶Se_REF以及两个组控制信号Cl和C2，可产生待提供给三个栅驱动组⑶G#l，⑶G#2，⑶G#3中包括的三个奇数栅驱动组⑶G#lo，⑶G#2o，⑶G#3o和三个偶数栅驱动组⑶G#le，⑶G#2e，⑶G#3e的六个组驱动开始信号⑶S#lo，⑶S#le，GDS#2o，⑶S#2e，⑶S#3o，⑶S#3e。此外，通过调节时序以包括图19AB中的下方的时序图所示的中止时间，可以通过最小化驱动负荷而对部分区域进行有效的分区驱动。