专利名称：非易失性半导体存储器的制作方法
技术领域：
本发明涉及非易失性半导体存储器，特别是涉及选择并驱动字线的译码部的结构。更特定地说，本发明涉及即使在施加高电压时也能够稳定工作的高集成化的译码部的结构。
背景技术：
闪速存储器具有在便携性和耐冲击性方面优越并且可一并进行电擦除的特征。因此，近年来，作为便携型个人计算机和数码相机等小型便携信息装置的文件存储，急剧扩大了对闪速存储器的需求。
上述闪速存储器的阵列结构的一例示于文献1(特开2003-141887号公报)中。在该文献1所示的结构中，设置各自包含将存储单元排列成矩阵状的子阵列的多个块。在各块的子阵列内，对于在行方向排列的存储单元，设置字线。在列方向排列的存储单元的源极和漏极使用扩散层并且被共同连接在一起。
漏极扩散层布线经响应于第1块选择信号的第1块选择晶体管与全局位(数据)线耦合。源极扩散层布线经响应于第2块选择信号而导通的第2块选择晶体管与共同源极线连接。这些全局位线和共同源极线被共同设置在多个块中，在选择块中执行对存储单元的数据写入/读出。通过将扩散层用作漏极线和源极线，从而存储单元与全局位线或共同源极线的金属布线之间的接触(contact)能够由排列于列方向的多个存储单元所共用，并能够减少存储单元的布局面积(每个存储单元列只需要1个接触)。
另外，在该文献1所示的结构中，在将字线驱动至选择状态的字线译码电路中，为了高速化而采用了块译码器、栅译码器和子译码器的分级结构。块译码器在对块进行选择的同时生成被传递至选择字线的电压，栅译码器选择在所选择的块内被指定了地址的字线。子译码器根据这些块译码器和栅译码器的输出信号(电压)，将被指定了地址的字线驱动至选择状态。
子译码器由互补MOS(CMOS)倒相器构成。根据块译码器的输出信号，设定各子译码器的高侧和低侧的电源电压(源极电压)电平，将栅译码器的输出信号施加到子译码器的晶体管的栅极。
子译码器包含P沟道MOS晶体管(绝缘栅型场效应晶体管)和N沟道MOS晶体管，从而，在子译码器中，阱区被分割为配置P沟道MOS晶体管的N阱区和配置N沟道MOS晶体管的P阱区。
构成1个子译码器元件的P沟道MOS晶体管和N沟道MOS晶体管沿着字线延伸方向排列配置。通过将1个子译码器元件的P沟道和N沟道MOS晶体管的漏极与呈直线延伸的字线连接，从而可简化布线布局，简化构成子译码器的晶体管的配置，减少子译码器的布局面积。
然而，在采用CMOS倒相器结构的子译码器元件的情况下，伴随存储单元的微细化，产生以下问题。即，随着存储单元的微细化取得进展，1个块的列方向的尺寸(源极扩散层和漏极扩散层)的长度缩短。在CMOS倒相器结构的子译码器中，晶体管的源极电位与阱电位相同，在各个NMOS晶体管和PMOS晶体管中，供给共同的源极电压。从而，在邻接的子译码器元件之间，各个N沟道MOS晶体管和P沟道MOS晶体管可共用源区，在共同的有源区内可配置2个子译码器元件的晶体管。然而，漏极区却由于在各个邻接的子译码器元件中与不同的字线连接，故有源区必须以2个子译码器元件为单位进行分割。因此，在邻接的有源区之间必须设置隔离区，导致子译码器布局的缩小不能完全追踪存储单元的微细化。
在闪速存储器中，利用辅助栅极的存储单元结构的一例示于文献2(特开2001-028428号公报)。在该文献2中，存储器阵列被分割成块，以块为单位进行存储单元的数据写入/擦除/读出。驱动字线的子译码器是CMOS结构，根据栅极信号和块选择信号来驱动字线。从而，即使在该文献2中，也会产生子译码器的布局的问题。
作为解决该问题的方法，在文献1中，提出了一种全部由N沟道MOS晶体管构成子译码器的元件的方法。在全部由N沟道MOS晶体管构成该子译码器元件的情况下，无需以2个MOS晶体管为单位来分割扩散层(有源区)，能够对更多数目的MOS晶体管设置共同的有源区。另外，晶体管全部是N沟道MOS晶体管，无需进行阱隔离的区域，可减少子译码器的布局面积。
然而，在闪速存储器中，存储单元由具有浮置栅极的层叠栅型晶体管构成。在向存储单元写入数据(向浮置栅极注入电子)的情况下，必须经N沟道MOS晶体管向字线施加例如17V的高电压。此时，考虑到N沟道MOS晶体管的阈值电压损失，要向N沟道MOS晶体管的栅极施加MOS晶体管的耐压以上的电压，例如20V左右的高于字线电压的电压是必需的，这就有发生元件击穿的可能性。另外，为了产生这样的高电压，内部电源电路的面积例如在利用充电泵电路产生高电压的情况下，必须增大该充电泵的级数，相应地增大电路的面积。
作为MOS晶体管，通过利用栅绝缘膜较厚的高耐压晶体管，可解决元件击穿的问题。然而，在施加了高电压的情况下，生成隔离区中的寄生MOS。经该寄生MOS产生漏电流，增大功耗。另外，还可能导致隔离区的绝缘发生破坏。
谋求防止该子译码器的寄生MOS所产生的漏电流的结构示于文献3(特开2005-243211号公报)。在该文献3所示的结构中，在NAND型闪速存储器中，在向存储单元阱区施加高电压的擦除工作模式时，向该X译码器的阱区施加防止漏电流用的负电压。在擦除工作时，向选择块的X译码器的高电压晶体管的栅极施加例如4.5V的电源电压Vcc。另外，将比该电源极电压低出高电压晶体管的阈值电压部分的电压施加到选择存储单元串的晶体管的栅极上以维持关断状态，将选择存储单元块的接地线(源极线)和串线(漏极线)设定为浮置状态。存储单元阵列的阱电位在擦除时被设定为20V左右的高电压。另一方面，在非选择存储器块中，向高电压晶体管的栅极施加接地电压，同样，阱电位也设定为负电压，将字线、串线和接地线维持在浮置状态。由此，在非选择存储单元块中，降低了由X译码器的高电压晶体管产生的漏电流。即，在非选择存储器块中，通过将字线维持在浮置状态，字线电压因X译码器的高电压晶体管中的漏电流而降低，可防止非选择存储单元受阵列阱电压的擦除干扰。
另外，谋求抑制传递X译码器的字线驱动电压的传输门晶体管之间的漏电流的结构示于文献4(特开2004-185660号公报)。在该文献4所示的结构中，在NAND型闪速存储器的X译码器中，在传递高电压的传输门晶体管的配置方面下功夫，避免分别施加接地电压、程序电压和通过电压的传输门晶体管邻接配置的状态发生。由此，在邻接的传输门之间，防止形成施加了比接地电压、通过电压和程序电压高的接通电压的寄生MOS晶体管，并能够抑制该元件隔离绝缘膜中的沟道漏电发生。
在文献1中，通过使N沟道型晶体管的2个晶体管的源极电位之中较低一方的源极电压与阱电位相等，谋求在共用有源区内形成子译码器元件的N沟道MOS晶体管，抑制配置元件隔离区，减少芯片面积，并且实现高速工作。
然而，即使在该文献1所示的结构中，由于在写入时使用高电压，所以在子译码部中产生经寄生MOS的漏电流，消耗电流增大，并且存储器特性变差。因此，为了抑制经寄生MOS的漏电流，在增大了隔离区端部与隔离区端部之间的距离以及隔离区与栅电极端部之间的距离的情况下，子译码器的布局面积增大，微细化变得困难。在该文献1中，没有考虑追踪单元微细化的子译码器的布局。
在文献2所示的结构中，使用辅助栅极而无单元隔离用绝缘膜区域。然而，文献2利用CMOS倒相器作为子译码器，未考虑子译码器的布局面积的减少。另外，虽然用分级结构作为译码器结构，但在存储器块中，共同的源极信号被提供给子译码器元件，根据栅极信号来选择字线。在向各个子译码器元件施加源极信号的译码器结构中，丝毫未考虑由高电压引起的寄生MOS的问题。
在文献3所示的结构中，通过在擦除时变更X译码器的阱电位，将非选择块的字线维持在浮置状态，由此避免了在X译码器的高电压晶体管中产生漏电流的问题。然而，在该文献3所示的结构中，对所有块的X译码器共同调整其阱电位。因此，阱电位发生部的负载增大，使阱电位高速变化变得困难。另外，文献3以对非选择字线的漏电流为考察对象，不考虑经过由子译码器元件之间隔离区的高电压引起的寄生MOS的漏电流和隔离区的耐压。
另外，在该文献3所示的结构中，仅考虑使用高电压晶体管的传输门型译码器的结构，未探讨具有CMOS倒相器等字线驱动器的译码器结构。
文献4谋求以NAND型闪速存储器的X译码器为对象，避免发生由邻接传输门之间的寄生MOS引起的漏电流。即使在形成寄生MOS的情况下，也可调整译码器的传输门的配置，使得因背栅偏置效应而降低了其漏电流的电压施加到寄生MOS上。另外，即使在使传递通过电压(pass voltage)的选择栅极的电压低于程序高电压，并将通过电压和接地电压施加到寄生MOS的漏极和源极的情况下，也可以维持元件耐压。
然而，在该文献4中，与文献3同样地，未考虑具有CMOS倒相器等字线驱动器部的译码器结构。另外，也未考虑传输门的栅电极之间和隔离区间距离所造成的隔离特性变差的问题。另外，也未考虑传输门本身的有源区端部与栅电极之间的耐压特性。再有，也未考虑子译码器元件的微细化。
发明内容
本发明的目的在于，提供一种包括在不增大寄生MOS漏电流的情况下能够使子译码器元件的晶体管微细化的X译码部的非易失性半导体存储器。
本发明的另一目的在于，提供一种包括无需使耐压特性变差，即可随着单元的微细化而微细化的子译码电路的非易失性半导体存储器。
本发明的非易失性半导体存储器包含具有排列成矩阵状的多个存储单元的存储单元阵列；与各存储单元行对应地配置，连接各自对应的行的存储单元的多条字线；以及与各字线对应地配置的子译码器元件，并包括根据源极信号组和栅极信号组设定字线电压的子译码电路；根据地址信号生成源极信号的块译码电路；以及根据地址信号生成栅极信号的栅译码电路。各子译码器元件分别包括具有栅极、源极和漏极的同一导电类型的第1和第2晶体管。向这些第1和第2晶体管的栅极分别提供来自栅译码电路的第1和第2栅极信号，向第1和第2晶体管的源极分别提供来自块译码电路的第1和第2源极信号，这些第1和第2晶体管的漏极共同地与对应的字线耦合。
本发明的非易失性半导体存储器还包括衬底电位设定电路，与第1和第2晶体管的源极信号独立地设定形成子译码电路的衬底区的电位。
通过与源极电位独立地设定子译码器元件的衬底区的电位，从而可改善因背栅效应而由寄生MOS引起的隔离区之间的漏电。另外，由于仅进行阱电压的调整，并不要求隔离区下部的阱杂质浓度增高，所以可避免晶体管的PN结的耐压变差。
本发明的上述和其它的目的、特征、方面和优点可从与附图相关联而得到理解的本发明的如下详细说明将会变得显而易见。
图1是概略地表示根据本发明的非易失性半导体存储器的整体结构的图。
图2是更具体地表示图1所示的非易失性半导体存储器的1个存储器块结构的图。
图3是表示图2所示的存储器子阵列中的存储单元的电气等效电路的图。
图4是概略地表示图3所示的存储单元的剖面结构的图。
图5是表示对图3所示的存储单元进行写入工作时的施加电压的图。
图6是表示对图3所示的存储单元进行擦除工作时的施加电压的图。
图7是表示对图3所示的存储单元进行读出工作时的施加电压的图。
图8是概略地表示根据本发明实施方式1的子译码电路的子译码器元件布局的图。
图9是概略地表示沿图8所示的线9A-9A的剖面结构的图。
图10是概略地表示沿图8所示的线10A-10A的剖面结构的图。
图11是概略地表示根据本发明实施方式1的变形例的子译码电路的子译码器元件布局的图。
图12是概略地表示本发明实施方式1中的、产生对子译码器的电压的部分的结构图。
图13是概略地表示根据本发明实施方式2的子译码电路的子译码器元件布局的图。
图14是表示图13所示的子译码器元件的配置的电气等效电路的图。
图15是概略地表示根据本发明实施方式3的子译码电路的子译码器元件配置的图。
图16是概略地表示图15所示的屏蔽布线部的剖面结构的图。
图17是概略地表示根据本发明实施方式4的子译码电路的子译码器元件布局的图。
图18是表示根据本发明实施方式5的子译码器元件结构的电气等效电路的图。
具体实施例方式图1是概略地表示根据本发明实施方式1的非易失性半导体存储器的主要部分结构的图。在图1中，代表性地示出了2个存储器块#0和#1。该块的数目是任意的，也可以设置多个块。存储器块#0包含将存储单元(未图示)排列成矩阵状的存储器子阵列1a。在该存储器子阵列1a中，与存储单元行对应地配置字线W00-W0m，另外，在与字线正交的方向上，配置由后面将要说明的扩散层形成的局部源极线和局部位线。
该存储器块#0还包含根据块地址信号和字线地址信号AB，使存储器子阵列1a处于选择状态，并且生成传递给该存储器子阵列1a中的选择字线的电压，同时生成将辅助栅极激活的信号的块/辅助栅译码器4a；根据字线地址信号AW，对存储器块#0和#1共同地生成选择字线(组)的栅极信号G0H-GmH和G0L-GmL的栅译码器5a；以及根据该栅译码器5a的输出信号和块/辅助栅译码器4a的输出信号，设定字线的电压电平的子译码器6ae和6ao。
子译码器6ae和6ao相向地配置在存储器子阵列1a的字线延伸方向的两侧，子译码器6ae驱动偶数字线W00、...W0m-1，子译码器6ao驱动奇数字线W01、...W0m。通过在存储器子阵列1a的两侧相面对地配置子译码器6ae和6ao，从而可以缓和在子译码器中与字线对应地配置的子译码器元件的列方向(位线延伸方向)的间距条件。
块/辅助栅译码器4a在选择存储器块#0时进行译码工作，有选择地激活辅助栅信号AG0E和AG0O，同时生成高侧源极信号B00H-B0mH和低侧源极信号B00L-B0mL。
存储单元具有辅助栅极，根据该辅助栅极信号AG0E和AG0O，在辅助栅极下部有选择地形成沟道。后面将详细地对辅助栅极进行说明。
子译码器6ae和6ao按照来自这些栅译码器5a和块/辅助栅译码器4a的源极信号的组合，向选择字线传递选择电压或非选择电压。高侧源极信号B00H-B0mH是用于将正或负的高电压施加给选择字线的信号，低侧源极信号B00L-B0mL是用于将低电压施加给非选择字线的信号。
在存储器块#0中，还设置有根据块地址信号，设定包含于子译码器6ae和6ao中的子译码器元件的阱电位WELL0的阱译码器(衬底电位设定电路)7a。根据来自该阱译码器7a的阱电位WELL0，调整子译码器6ae和6ao的阱电位，当该子译码器元件由NMOS构成时，将阱电位设定在比其源极电位低的电压电平，通过背栅效应抑制寄生MOS的产生。
在存储器块#0中，还设置有根据来自块/辅助栅译码器4a的源极侧块选择信号ST0ES和ST0OS，将存储器子阵列1a的局部源极线与全局位线DL0、DL1和DL2相耦合的源极侧块选择电路2a；以及根据来自块/辅助栅译码器4a的漏极侧块选择信号ST0ED和ST0OD，将存储器子阵列1a的局部位线(漏极线)与全局位线DL0-DL2相耦合的漏极侧块选择电路3a。
另外，在存储器块#1中，作为衬底电位设定电路，设置了阱译码器7b，根据工作模式将子译码器6be和6bo的阱电位设定在比源极电位低的电压电平(子译码器元件由NMOS晶体管构成的情形)。
全局位线DL0、DL1、DL2对存储器块#0和#1共同地由沿列方向延伸的金属布线构成，利用配置在其端部的读出放大器SA0、SA1和SA2，进行数据的读出。
另外，对这些存储器块#0和#1共同地设置由金属布线构成的全局源极线SL0。该全局源极线SL0与源极侧块选择电路2a耦合，利用源极侧块选择电路2a，与存储器子阵列1a的选择列的局部源极线相耦合。
在存储器块#1中，也设置与存储器块#0同样的结构，设置存储器子阵列1b、块/辅助栅译码器4b、源极侧块选择电路2b、漏极侧块选择电路3b、子译码器6be和6bo、以及阱译码器7b。
这些存储器块#0和#1之一根据块选择信号而被选择，与共同源极线SL0和全局位线DL0-DL2耦合，在选择存储器块中进行存储单元的选择工作以及数据的写入、擦除和读出，非选择存储器块维持备用状态。
全局位线DL0、DL1和DL2相对于2个扩散层(源极扩散层和漏极扩散层)，即相对于局部位线和局部源极线的组设置1个。因此，全局位线相对于2条局部位线仅配置1条，全局位线的布线间距与各位线对应地设置的情形相比可放松至2倍，并可对应于存储单元的微细化。
图2是更详细地表示图1所示的非易失性半导体存储器的主要部分的结构图。在该图2中，示出了存储器块#0的子译码器6ae和6ao、存储器子阵列1a、以及块选择电路2a和3a的结构，存储器块#1的结构除了同样被施加的控制信号外，为相同的结构，图中示出其一部分的结构。
在图2中，在存储器子阵列1a中，存储单元C被排列成矩阵状。与存储单元C的各行对应地配置字线W00-W0m。在存储单元列中，交替配置扩散层布线S00-S02和D00-D02，以便被邻接列的存储单元所共用。由于扩散层布线为该邻接存储单元列所共用，所以存储单元是所谓假想接地型存储单元结构，布线S00-S02和D00-D02中的任意一个用作局部源极线，还是用作局部位线，要根据所选择的存储单元的位置适当地作出决定。在此处，为了在图面上表示方便起见，将符号S00-S02所示的扩散层称为源极扩散层，将符号D00-D02所示的扩散层称为漏极扩散层。
与该存储单元列分别对应，配置辅助栅极线AGL0-AGL4。将辅助栅极信号AG0E施加给辅助栅极线AGL0、AGL2和AGL4，将辅助栅极信号AG0O施加给辅助栅极线AGL1和AGL3。这些辅助栅极线AGL0-AGL4...分别在选择时在该下层的半导体衬底区表面上形成沟道。
源极侧块选择电路2a包含分别与源极扩散层布线S00-S02对应地设置，响应于块选择信号ST0ES而导通，在导通时，将对应的源极扩散层布线S00-S02连接到共同源极线SL0的块选择晶体管QS0-QS2；以及分别相对于漏极扩散层布线D00-D02设置，根据源极侧块选择信号ST0OS有选择地导通，导通时，将对应的漏极扩散层布线D00-D02与共同源极线SL0进行连接的块选择晶体管QD0-QD2。
漏极侧块选择电路3a包含分别与漏极扩散层布线D00-D02对应地设置，根据漏极侧块选择信号ST0ED有选择地导通，导通时将对应的漏极布线D00-D02经接触CNT与全局位线DL0-DL2耦合的漏极侧块选择晶体管TD0-TD2；以及分别与源极布线S00-S02对应地设置，根据漏极侧块选择信号ST0OD有选择地导通，导通时将对应的源极布线S00-S02经接触CNT与全局位线DL0-DL2相耦合的块选择晶体管TS0-TS2。
在选择存储器块#0时，与共同源极线SL0连接的扩散层布线为局部源极线，与全局位线DL0-DL2连接的扩散层布线起局部位线的作用。
子译码器6ae包含分别相对于偶数字线W00、...W0m-1设置的子译码器元件SD0、...SDm-1，子译码器6ao包含分别与奇数字线W01、...W0m对应地设置的子译码器元件SD1、...SDm。
这些子译码器元件SD0、...SDm分别包含2个N沟道MOS晶体管N1和N2。这些MOS晶体管N1和N2由单一栅绝缘膜膜厚的高电压晶体管构成，可保证施加高电压时的耐压。该MOS晶体管N1和N2例如其栅电极由与存储单元的控制栅极制造工序相同的工序制作，并且栅绝缘膜增厚。
在子译码器元件SDi(i＝0-m)中，高侧源极信号B0iH施加到第1N沟道MOS晶体管N1的源极侧，并且，低侧源极信号B0iL被施加到第2 N沟道MOS晶体管N2的源极侧。第1和第2 N沟道MOS晶体管的漏极节点共同地与对应的字线W0i相耦合。高侧栅极信号GiH和低侧栅极信号GiL分别施加到第1和第2N沟道MOS晶体管N1和N2的栅极。
再有，在N沟道MOS晶体管中，在2个杂质区(节点)之中，通常，施加高电压的杂质区(节点)起漏极的作用，施加低电压的杂质区(节点)起源极的作用。然而，在此处，将施加源极信号的杂质区(节点)称为源极。
栅极信号GiH和GiL是在存储器子阵列内用于选择字线的信号，根据从地址缓冲器提供的字线地址信号(AW)生成。
如上所述，源极信号B0iH是用于将正或负的高电位施加给字线的源极信号，并且低侧源极信号B0iL是用于将低电位施加给字线的信号。
在存储器块#1中，也设置与该存储器块#0同样的结构。在图2中，在存储器块#1中，代表性地示出了施加给漏极侧块选择电路3b的块选择信号ST1ED和ST1OD、以及高侧源极信号B11H和B10H。这些高侧源极信号B10H和B11H分别施加给包含在子译码器6be和6bo中的子译码器元件SD0和SD1的第1N沟道MOS晶体管N1的源极。
根据块/辅助栅译码器4b(参照图1)的输出信号，进行块的选择、局部位线和局部源极线的连接、以及全局位线和共同源极线的连接。
图3是表示存储单元的电气等效电路的图。该存储器块#0和#1中的存储单元的结构均相同，在图3中，示出了字线WLi，字线WLi用作存储器块#0或#1中所包含的与字线W0i或W1i对应的线。
1行存储单元的控制栅极与字线WLi连接。在图3中，代表性地示出了4个存储单元C0-C3。存储单元C0被连接在源极线(源极扩散层布线)S0与漏极线(漏极扩散层布线)D0之间，存储单元C1被连接在漏极线D0与源极线S1之间，存储单元C2被连接在源极线S1与漏极线D1之间。存储单元C3被连接在漏极线D1与源极线S2之间。存储单元之间的布线在行方向(字线延伸方向)被邻接的存储单元所共用。
与各存储单元C0-C3对应地设置辅助栅极线AGL0-AGL3，交替地提供辅助栅极信号AGE和AGO。因此，存储单元C0-C3与下述结构等效，即将具有浮置栅极、源极/漏极扩散(杂质)区的层叠栅型晶体管和以辅助栅极线为控制电极的单层栅极MOS晶体管串联连接的结构。
图4是概略地表示图3所示的存储单元C0-C2的沿字线WL方向的一例剖面结构的图。在图4中，在半导体衬底区(阱区)10的表面上，将扩散层11a、11b、11c和11d隔开一定间隔而形成。这些扩散层11a-11d起到交替配置的源极扩散层布线S(S0、S1)和漏极扩散层布线D(D0、D1)的作用。
配置在邻接的扩散层之间构成辅助栅极线AGL的导电线、构成浮置栅极FG的导电层。在图4中，在扩散层11a与11b之间，配置构成辅助栅极线AGL0的导电线12a和构成浮置栅极FG的导电层13a，在扩散层11b与11c之间，配置构成辅助栅极线AGL1的导电线12b和构成浮置栅极FG的导电层13b。在扩散层11c与11d之间，配置构成辅助栅极线AGL2的导电线12c和构成浮置栅极FG的导电层13c。
这些扩散层11a-11c和构成辅助栅极线AGL的导电线12a-12c被配置成沿列方向连续地在1个存储器块内延伸。另一方面，构成浮置栅极FG的导电层仅被配置在1个存储单元的区域内。在这些导电线12a-12c和导电层13a-13c的上层，配置构成字线WL的导电布线14。构成该字线WL的导电层14，在与存储单元的浮置栅极FG的交叉部构成控制栅极(CG)。
半导体衬底区10是P型半导体衬底区，在扩散层11a-11d是N型扩散层的情况下，对辅助栅极线AGL(12a-12c)施加正电压的情况下，在该辅助栅线正下方的衬底区表面形成沟道。在该状态下，根据浮置栅极FG的蓄积电荷量，在存储单元中，在漏极扩散层D与源极扩散层S之间，形成电流流过的路径。辅助栅极线AGL在例如被设定成低于接地电压电平的情况下，在其下部，不形成沟道，不形成电流路径。由此，即使在漏极区或源极区为邻接存储单元所共用的情况下，也可以防止邻接存储单元之间的数据发生抵触。
再有，图4所示的辅助栅极型存储单元结构仅仅是一例，也可以采用其它的辅助栅极型存储单元结构。
接着，参照图2至图5说明各个工作。
(1)写入工作写入工作通过向浮置栅极(FG)注入热电子来进行。在图3所示的存储单元的配置中，将向存储单元C0和C2进行写入时的施加电压示于图5。
在图5中，在对应于选择字线WLi的子译码器元件SDi中，高侧源极信号BiH被设定为16V，低侧源极信号BiL被设定为接地电压(0V)。高侧栅极信号GiH被设定为21V，低侧栅极信号GiL被设定为-1V。虽然高侧栅极信号GiH被设定为21V，但考虑到高电压晶体管N1、N2的阈值电压，传递给选择字线的电压电平可以设定为16V。从而，该高侧栅极信号GiH为20V亦可。
阱电位WELL被设定为低于其低侧源极电位的电压电平，在此处，被设定为-1.5V。该阱电位WELL只要是低于低电位的源极信号的电压电平，就有寄生MOS的抑制效应，考虑到子译码器元件的晶体管N1、N2的工作速度和电流驱动能力等而设定为适当的值。另外，辅助栅极信号AGE被设定为2V，辅助栅极信号AGO被设定为接地电压(0V)。另外，将对块选择电路的选择信号的选择状态定为10V，将非选择状态定为接地电压0V。
选择字线WLi借助于子译码器元件SDi的第1MOS晶体管N1，传递高侧源极信号BiH，其电压电平为16V。
将5V传递给全局位线DL0-DL2，在共同源极线SL0上设定0V。利用块选择电路2(2a、2b)和3(3a、3b)进行全局位线与局部位线的连接以及共同源极线与局部源极线的连接(块选择信号STED、STES的选择状态被设定为10V，非选择状态被设定为0V)，将0V传递给对选择存储单元的源极扩散层布线S0和S1，将5V传递给漏极扩散层布线D0和D1。
在该状态下，在存储单元C0和C2中，在辅助栅极线AGL0和AGL2下部形成沟道，在源极扩散层布线与漏极扩散层布线之间形成电流流过的路径。由此，在存储单元C0和C2中，从源极侧流入的电子e-在漏极高电场作用下成为热电子，由于由字线WLi上的高电压所生成的电场而加速，并注入到浮置栅极。另一方面，在存储单元C1和C2中，在辅助栅极线AGL1和AGL3下部，不形成反型层，不形成电流路径。因此，在存储单元C1和C2中，没有沟道电流流过，相应地，也不生成热电子，不进行写入。
在字线WLi为非选择状态时，高侧源极信号BiH被设定为-1V，相应地，通过第1N沟道MOS晶体管N1维持为-1V。第2 MOS晶体管与对应字线的选择/非选择无关而维持在关断状态。之所以将该非选择字线设定为-1V的负电压状态，出于以下的原因。在非选择行以及选择列的存储单元中，由辅助栅极线形成沟道，并且在漏极扩散层与源极扩散层之间产生5V的电压差，在该状态下，与浮置栅极的蓄积电荷量无关地，利用非选择字线电压，防止在浮置栅极下部形成沟道，相应地，防止沟道电流流过，防止误写入发生。
另外，通过将该阱电位WELL设定为比低电位的源极电压-1.0V低的-1.5V的电压电平，在子译码器元件之间的隔离区(场绝缘膜)下部，可抑制寄生MOS形成，防止漏电流流过，并可抑制隔离区之间漏电。在此处，阱电压WELL被设定为-1.5V，但被设定为比源极电位低1V的-2.0V至-2.5V的电压电平亦可。可更有效地抑制寄生MOS。该阱电压通过晶体管的阈值电压与寄生MOS的抑制效应的平衡而设定为适当的电压电平。
另外，在图2中存储器块#0为选择状态、存储器块#1为非选择状态的情况下，块选择电路3b为非导通状态，源极扩散布线和漏极扩散布线全部被维持为浮置状态。另外，在非选择存储器块中，高侧源极信号B1iH为-1V，所有字线均被维持为非选择状态的-1V(栅极信号共同地施加给存储器块#0和#1)。
此时，在非选择存储器块中，阱电压或者被设定为与较低电位的源极电压(-1V)相同的电压电平，或者被设定为比其低的电压电平，例如-1.5V。此时，在非选择存储器块中，由于不施加高电压，故阱电位也可以是与子译码电路的低电位的源极电位相同的电压电平。
在图5中，在存储器块#0中，示出了选择存储单元C00、C02时的源极信号和栅极信号的电压电平。对选择存储单元C00、C02的源极信号B00H和B00L分别为16V和0V。
在子译码电路中，通过以块为单位与源极电位独立地设定阱电位，从而可以将阱电位设定为比低电位的源极电位低的电压电平，在选择存储器块中，可抑制在隔离区下部生成寄生MOS。在非选择存储器块中，由于不施加高电压，所以即使将阱电位设定为与子译码器元件的源极电位相同的电压电平，也由于不生成寄生MOS，故并不特别地产生问题。但是，通过使阱电位处于深偏置状态，能够可靠地将第2MOS晶体管N2设定为关断状态，并能够可靠地抑制第2MOS晶体管中的漏电流(可减少产生源极负电压的电路的消耗电流)。
如上所述，通过将辅助栅极线AGL的电压设定为适当的电压电平，可抑制写入时流过的电流量，实现与FN隧道现象引起的写入工作相对应的并列工作。因此，该辅助栅极(与1个存储单元对应的辅助栅极线的部分)起到在写入时将与连接到同一字线的邻接存储单元电气隔离的作用、以及起到抑制写入时所流过的电流量的功能。
(2)擦除工作
在擦除工作时，按字线单位，通过利用FN隧道电流将电子从浮置栅极释放到衬底中进行擦除。在图6中示出了擦除工作时的施加电压。
在擦除工作时，如图6所示，在对选择字线WLi的子译码器SDi中，高侧源极信号BiH被设定为-18V，低侧源极信号BiL被设定为接地电压(0V)。高侧栅极信号GiH为3V，低侧栅极信号GiL被设定为-2V。另外，共同源极线SL0被设定为2V，根据选择状态的10V电平的块选择信号STES或STOS，经源极侧块选择电路，源极扩散层布线S0和S1根据共同源极线SL0的电压被设定为2V。
另外，全局位线DL0-DL2也被设定为2V，根据对漏极侧块选择电路的块选择信号中的选择状态的信号(10V)，漏极扩散层布线D0和D1也根据全局位线DL0-DL2的电压电平而被设定为2V。辅助栅极信号AGE和AGO均为接地电压(0V)。此时，阱电位WELL例如被设定为-18.5V，即比低电位的源极信号更低的电压电平。
在该状态下，第1MOS晶体管N1导通，选择字线WLi被设定为-18V。第2MOS晶体管N2为关断状态。辅助栅极线AGL0-AGL3在它们的下部均不形成沟道，在存储单元C0-C3中截断电流路径。
存储单元阵列的阱电压被设定为接地电压或正的电压电平。因此，在各存储单元C0-C3中，借助于FN隧道电流，电子从浮置栅极被拉到阱区。
当字线WLi为非选择时，高侧栅极信号GiH被设定为-18V，高侧源极信号BiH被设定为-2V，第1MOS晶体管N1维持关断状态。另外，第2MOS晶体管N2在低侧栅极信号GiL被设定为-2V时，成为关断状态，非选择字线维持在浮置状态。
如图6所示，在非选择存储器块中，源极扩散层布线和漏极扩散层布线在块选择电路为非导通状态时，被设定为浮置状态，并且辅助栅极线也全部被维持为接地电压电平。另外，对非选择字线的高侧源极信号BiH为-2V，低侧源极信号BiL为接地电压。另外，对非选择字线的高侧栅极信号GiH被设定为-18V。由此，非选择字线处于浮置状态，在非选择行中，可防止进行存储单元的擦除。
再有，在图6中，示出了选择字线为字线W00的情况下的、对非选择字线的源极信号B0iH、B0iL、B1iH、B1iL和栅极信号G0H、GmH、G0L、GmL的电压电平。
在该擦除时，选择存储器块的子译码器元件的阱电压WELL也被设定为比低电位的源极信号低的电压电平例如-18.5V，可防止晶体管N1、N2的PN结处于正向偏置状态。
再有，该阱电压WELL只要是低于低电位(-18V)的源极的电压电平，就能充分地防止源极/漏极区与阱区之间的PN结的正向偏置状态，也可将阱电压WELL设定为与低电位的源极电位相同的电位。与写入工作时同样地，根据与MOS晶体管的背栅效应引起的工作速度的平衡，而设定为适当的值。另外，在非选择存储器块中，该源极信号的低电位为-2V，不论是低于此值的电压，还是同一电压电平的-2V皆可，另外，例如也可以施加-2.5V。
(3)读出工作在图7中，示出了读出存储单元C0的数据时的施加电压。此时，对子译码器元件SDi，高侧源极信号BiH被设定为3V，低侧源极信号BiL被设定为接地电压0V。高侧栅极信号GiH为7V，低侧栅极信号GiL为0V。辅助栅极信号AGE被设定为3V，辅助栅极信号AGO被设定为接地电压(0V)。另外，共同源极线SL0被设定为接地电压(0V)，源极扩散层布线S0和S1根据该共同源极线SL0的电压电平而被设定为接地电压0V(块选择信号STES、STOS在选择时为10V)。
全局位线DL0、DL1和DL2分别被设定为1V、0V和0V，根据这些全局位线的电压，漏极扩散布线D0被设定为1V，漏极扩散布线D1被设定为接地电压0V(漏极侧的块选择信号STED、STOD在选择时也被设定为10V)。
在该状态下，在子译码器元件SDi中，第1MOS晶体管N1处于导通状态，第2MOS晶体管N2处于关断状态，选择字线WLi借助于第1MOS晶体管N1而被设定为3V。
在存储单元C0和C2中，由辅助栅极信号AGE形成沟道。然而，在存储单元C2中，其源极和漏极均为接地电压电平，没有电流流过，不进行数据的读出。另一方面，在存储单元C0中，其漏极扩散层布线D0的电压电平为1V，源极扩散层布线S0的电压电平为0V，在它们之间根据存储数据而流过电流，经漏极扩散层布线进行全局位线上的数据读出。
再有，在非选择存储器块中，块选择电路为非导通状态，其源极扩散布线和漏极扩散布线为浮置状态。
另外，在字线WLi为非选择状态的情况下，作为高侧源极电压BiH，施加接地电压0V。对非选择子译码器，与选择子译码器元件相反，低侧栅极信号GiL被设定为7V，高侧栅极信号GiH被设定为0V接地电压电平。从而，栅极信号GiL和GiH中的一方被设定为7V，非选择字线借助于第1或第2MOS晶体管N1或N2而被维持在接地电压电平。再有，在图7中，示出了选择字线WLi为W00的情况下的对各子译码器元件的信号的电压电平。
在该数据读出时，作为阱电压WELL，只要是比低电位的源极信号低的电压电平即可，被设定为-1.5V或-1.0V的电压电平。然而，在读出时，由于不用高电压，故寄生MOS发生的概率较小，从而较低的源极电压与阱电压也可以是同一电压电平。
在读出工作时，辅助栅极将同一字线中邻接的存储单元进行电气隔离，在共用扩散层布线的存储单元中，具有仅仅准确地读出其中一个存储单元的数据的功能。
再有，在图7中，在漏极扩散层布线D1也被设定为1V的情况下，在存储单元C2中，也由辅助栅极信号AGE形成在存储单元C2的辅助栅极线AGL2下。从而，在存储单元C2中，也可以在扩散层布线S1与D1之间形成电流流过的路径，也可以相应地读出存储单元C2的数据。
图8是表示子译码电路的子译码器元件的一例布局的图。在图8中，设置2列子译码器元件组DGA和DGB。在该子译码器元件组DGA中，子译码器元件SDA0-SDAn沿X方向排列配置，并且，在子译码器元件组DGB中，子译码器元件SDB0-SDBn也沿X方向排列配置。
这些子译码器元件SDA0-SDAn和SDB0-SDBn在接受阱电压WELL的P阱内形成。
子译码器元件SDA0-SDAn、SDB0-SDBn分别在阱区表面所形成的有源区AR内形成。子译码器元件SDA0的有源区AR包含配置于两侧的源极杂质区(扩散层)SNA1和SNA2、以及在这些杂质区(扩散层)SNA1与SNA2之间所形成的漏极杂质区(扩散层)DNA。
在杂质区SNA1与DNA之间配置栅电极GA1，在杂质区DNA与杂质区SNA2之间形成栅电极GA2。向该栅电极GA1和GA2分别施加栅极信号G0H和G0L。在该子译码器元件组DGA中，对其它的子译码器元件(SDAn)，也设置相同的布局，所提供的源极信号与栅极信号不同。在子译码器元件SDAn中，栅极信号GnH施加给栅电极GA1，栅极信号GnL施加给栅电极GA2。
在该子译码器元件组DGA中，向源极杂质区SNA1和SNA2分别施加高侧源极信号BAiH和低侧源极信号BAiL。漏极杂质区DNA与对应的字线WLi(i＝0～n)耦合。
在子译码器元件组DGB中，在有源区AR内，源极杂质区SNB1和SNB2被配置在X方向的两侧，漏极杂质区DNB被配置在这些杂质区SNB1与SNB2之间。在杂质区SNB1与DNB之间配置栅电极GB1，在杂质区DNB与SNB2之间配置栅电极GB2。在这些子译码器元件组DGB中，向上侧的栅电极GB1施加栅极信号G0L，向下侧的栅电极GB2施加栅极信号G0H。在此处，在子译码器元件SABn中，栅极信号GnL被施加到上侧的栅电极GB1，高侧的栅极信号GnH被施加到栅电极GB2。
包含于这些子译码器元件组DGA和DGB中的子译码器元件在Y方向排列配置，其栅电极GA1、GA2分别与栅电极GB1和GB2在Y方向排列配置。
在该子译码器元件组DGB中，根据栅极信号向栅电极的施加状态，向下侧的源极杂质区SNB2施加高侧源极信号BBiH，向上侧的源极杂质区SNB1施加低侧源极信号BBiL。
因此，在写入时，即使栅极信号G0H-GnH全部被设定为20V以上的例如21V的高电压，在Y方向邻接的子译码器元件中，也可避免高电压邻接地同时施加给对应的区域。
再有，在图8所示的结构中，栅极信号G0H-GnH、G0L-GnL的组共同地被施加给子译码器组DGA、DGB，由栅极信号指定多条(2条)字线。先前如图2所示，也可将不同组的栅极信号施加到子译码器组DGA、DGB上。另外，子译码器组也可以不是2个，而设置更多的多个列(相应地，由栅信号指定的字线的数目增多)。
图9是概略地表示沿图8所示的线9A-9A的剖面结构的图。在图9中，在P阱30的表面形成隔离绝缘膜IRG1、IRG2和IRG3。借助于该隔离区IRG2，隔离子译码器元件SDA0和SDB0。在该P阱表面上，隔着栅绝缘膜，形成栅电极GA1和GB1。向该栅电极GA1和GB1分别施加栅极信号G0H和G0L。
当栅极信号G0H在写入工作时例如被设定为21V的情况下，低侧栅极信号G0L被设定为-1V。在栅电极GA1下部，形成沟道区32，在沟道区32的下部，耗尽层34扩展至隔离区IRD1和IRD2下部。然而，在该P阱30中，作为阱电压WELL，施加-1.5V的电压。从而，耗尽层34进一步扩展，可抑制在耗尽层34内形成沟道。由此，在向栅电极施加高电压时，可抑制在附近的隔离绝缘膜下部形成反型层，从而抑制形成寄生MOS。例如，可抑制在隔离绝缘膜IRG2下部形成沟道，从而抑制在子译码器元件SDA0与SDB0之间经隔离区产生漏电流。
图10是概略地表示沿图8所示的线10A-10A的剖面结构的图。在图10中，在P阱(半导体衬底区)30表面上，杂质区SNA1、DNA和SNA2隔开一定间隔而形成。在杂质区SNA1与DNA之间的阱区表面上形成栅电极GA1，在杂质区DNA与SNA2之间的阱区表面上形成栅电极GA2。在杂质区SNA1和SNA2的外侧，形成用于隔离在图8的X方向上邻接的子译码器元件的隔离绝缘膜IRD4和IRD5。
向杂质区SNA1和SNA2分别施加源极信号BA0H和BA0L，杂质区DNA与字线WA0耦合。向栅电极GA1和GA2分别施加栅极信号G0H和G0L。向P阱30施加阱电压WELL。
在写入时，考虑栅极信号G0H被设定为21V、栅极信号G0L被设定为-1V的状态。此时，源极信号BA0H和BA0L分别为16V和-1V(字线WA0被选择时)。
此时，在图8所示的X方向上，向与施加高电压(21V)的栅电极GA1最邻接的栅电极上施加负电压(-1V)。因此，可抑制在隔离区IRG4和IRG5下部形成反型层，并抑制隔离区内的漏电。
另外，如图8所示，全部的子译码器元件SD由N沟道MOS晶体管构成，形成这些晶体管的有源区AR可全部配置在共同的P阱30内。因此，可无需分别设置P阱和N阱而减少子译码电路的布局面积。另外，通过用N沟道MOS晶体管构成子译码器元件，如果考虑电流驱动能力，则从晶体管参数的方面可减少元件尺寸，并可以使晶体管的布局面积比CMOS结构的情形减少。
再有，在上述图8所示的子译码电路的子译码器元件的排列中，子译码器元件被排成2列。在该结构中，由1个栅极信号的组GiH、GiL指定2条字线的组，由源极信号选择这2条字线之中的一条。然而，该子译码器元件被配置成4列或8列，由1个栅极信号的组选择4条或8条字线，该组之中的1条字线也可由源极信号(BAiH、BBiH、BBiL、BAiL)进行选择。
另外，也可以在各子译码器元件组GDA和GDB中，施加不同的栅极信号组，对各子译码器元件进行栅电压的控制。
图11是概略地表示根据本发明实施方式1的非易失性半导体存储器的子译码电路的变更例的结构图。图11所示的子译码电路的结构在以下方面与图8所示的子译码电路的配置不同。即，在图11所示的子译码电路中，对子译码器元件SDA0-SDAn和SDB0-SDBn共同地施加低侧源极信号B0L。关于高侧源极信号BA0H-BAnH和BB0H-BBnH，与图8所示的译码电路的施加状态相同。另外，子译码器元件SDA0-SDAn和SDB0-SDBn的晶体管的布局和配置也与图8所示的配置相同。向这些图8和图11所示要素的对应部分标注相同的参照符号而省略其详细说明。
在各工作模式中，低侧源极信号BiL与对应字线的选择/非选择无关地被设定为同一电压电平。因此，在图11所示的结构中，即使对子译码器元件SDA0-SDAn和SDB0-SDBn共同地施加低侧源极信号B0L，在工作上也不会发生问题。由于该低侧源极线信号B0L的共用，可在1个连续的有源区内配置2个子译码器元件，使之共用低侧源极信号(因为高侧源极信号不能共用)。因此，增加了配置在1个有源区内的子译码器元件的数目(可配置4个晶体管)，相应地，可减少在X方向上所配置的隔离区的数目，进而减少子译码电路的布局面积。
图12是概略地表示产生与子译码电路相关的电压的部分之一例结构的图。在图12中，向块/辅助栅译码器4施加来自字正电压发生电路40的正电压和来自字负电压发生电路42的负电压。该正电压是写入时的写入高电压和读出时传递给选择字线的字线读出电压(3V和校验电压)，来自字负电压发生电路42的负电压是擦除时所施加的擦除用的负的高电压和传递给非选择字线的负电压(-1V)。
对栅译码器5施加来自栅极正电压发生电路44的正电压和来自栅极负电压发生电路46的负电压。栅极正电压发生电路44传递在编程(写入)时用于传递写入高电压的21V的高电压、擦除工作时的负电压传递用的3V、以及读出工作时传递字线选择电压的7V等的电压。
向阱译码器7施加来自译码器阱电压发生电路48的阱电压。该译码器阱电压发生电路48根据工作模式生成比字负电压发生电路42所产生的负电压低的电压电平的译码器阱电压，将来自阱译码器7的阱电压WELL设定为低于子译码器元件的晶体管的源极电位的电压电平。
再有，对块/辅助栅译码器4施加来自用于使块选择电路中的块选择晶体管处于导通状态的、产生10V高电压的电路的正电压。另外，另行设置产生施加于局部位线和共同源极线上的电压的内部电压电路。由于它们与施加于子译码电路的晶体管元件的电压没有直接关系，故图中未示出。在图12中，作为其它的内部电压生成电路的代表例，示出了阵列阱电压发生电路50。该阵列阱电压发生电路50生成向形成存储单元的阵列阱施加的电压，该阵列阱电压发生电路50所生成的电压经阵列阱电压控制电路52，作为阱电压Vsub供给到阵列阱区。阵列阱电压控制电路根据工作模式和块选择信号，设定对应的存储器块的阵列阱电压。
来自块/辅助栅译码器4的源极信号BiH和BiL以及来自阱译码器7的阱电压WELL被施加给包含于对应的存储器块中的子译码电路，来自栅译码器5的栅极信号GjH和GjL被共同地施加到各存储器块子译码电路。
如上所述，按照本发明的实施方式1，在设定字线的电压电平的译码电路中用N沟道MOS晶体管构成子译码器元件，将该子译码电路的阱电位设定为比子译码器元件的晶体管的源极(提供源极信号的节点)电位低的电压电平。因此，即使施加较高电压作为栅电压，也可通过调整译码器的阱电压来减少子译码器元件的隔离区之间的漏电。
另外，使子译码器元件的晶体管的配置为，第1和第2 N沟道MOS晶体管在Y方向邻接，在子译码器元件的邻接子译码器列之间交换晶体管的位置，以防止在最邻接栅极之间同时施加高电压，并抑制在隔离区下部形成反型层。
图13是表示根据本发明实施方式2的子译码电路的子译码器元件的一例配置的图。图13所示的子译码电路被设置在1个存储器块中，包含配置成4列的子译码器元件组SDGA、SDGB、SDGC和SDGD。
对子译码器元件组SDGA，沿X方向连续地配置栅极信号线G0L和G0H。对子译码器元件组SDGB，在行方向连续地延伸配置栅极信号G1H和G1L。对子译码器元件组SDGC，在X方向进一步延伸地配置栅极信号G2L和G2H。对子译码器元件组SDGD，在X方向连续地配置栅极信号线G3H和G3L。这些子译码器元件组SDGA、SDGB、SDGC和SDGD的子译码器元件在各对应的栅极信号线(用相同的符号表示栅极信号和传递栅极信号的信号线)所规定的区域内被排列配置成大致直线状(在栅电极宽度的偏差范围内)。
在各个子译码器元件组SDGA-SDGD中，连续地重复配置形成4个N沟道MOS晶体管的山型(“ヘ”字型)形状的有源区ARR。有源区ARR包含接受高侧源极信号的杂质区IP0；与对应的字线耦合的杂质区IP1；接受固定于地的低侧源极信号B0L的杂质区IP2；与其它字线耦合的杂质区IP3；以及接受与其它字线对应的高侧源极信号的杂质区IP4。在图13中，作为一个具体例子，对有源区ARR，向杂质区IP0施加高侧源极信号BA0H，将杂质区IP1与字线WA0耦合，杂质区IP2接受低侧源极信号B0L，将杂质区IP3与字线WA1耦合，在杂质区IP4接受其他高侧源极信号BA1H。
在杂质区IP0与IP1之间配置栅电极TG0，在杂质区IP1与IP2之间配置栅电极TG1。在杂质区IP2与IP3之间配置栅电极TG2，在杂质区IP3与IP4之间配置栅电极TG3。
在该有源区ARR中，关于接受低侧源极信号B0L的杂质区IP2，按镜像对称配置杂质区和栅电极。由此，将2个子译码器元件配置在1个有源区内，使之共用接受了低侧源极信号的杂质区IP2。
与字线耦合的杂质区IP1和IP3的布局面积之所以较大，是因为N+扩散层(源极/漏极区)远离栅电极TG0、TG1和TG2、TG3的栅电极端，从而增大晶体管的源极/漏极间耐压的缘故，另外，同样地，接受低侧源极信号B0L的杂质区的IP2的面积之所以扩展，是因为N+扩散层远离该栅电极TG1和TG2的端部，从而增大晶体管的源极/漏极间耐压的缘故。
在该山型的有源区ARR中，在Y方向突出的部分(山的顶部)中，栅电极TG1和TG2经接触GNT0与栅极信号G0L耦合，另外，高侧栅极信号G0H经接触GNT1与配置在该山型有源区ARR谷部的栅电极TG0和TG3相耦合。
栅极信号线G0L、G0H-G2L、G2H，即高侧栅极信号或低侧栅极信号线交替邻接地配置。
在子译码器元件组SDGA-SDGD中，有源区ARR在邻接的子译码器元件组中，就Y方向而言偏离有源区的1/2，并且布局在Y方向被反转配置。因此，与各子译码器元件组SDGA和SDGC的有源区之间的隔离区的位置对应地，配置接受了子译码器元件组SDGB和SDGD的低侧源极信号B0L的杂质区IP2。
在该图13所示的子译码器元件的配置中，在Y方向邻接的子译码器元件中，形成为栅电极TG2和TG0相邻接的配置。即，在Y方向邻接的子译码器元件中，第1N沟道MOS晶体管的栅电极与第2 N沟道MOS晶体管的栅电极邻接地配置。因此，向例如在写入时与施加20V或其以上的高电压的栅电极最邻接的栅电极(在Y方向邻接的子译码器元件的栅电极)施加低侧栅极信号，被设定为0V或其以下的负电压。因此，在Y方向邻接的栅电极之间，在隔离区下部，即使反型层在该写入时的高电压作用下发生延伸，也会向另一个栅电极施加0V或其以下的电压(-1V等)，该寄生MOS晶体管的电流路径被切断(在接受低侧栅极信号的栅电极下部不会形成沟道)，可抑制栅极之间隔离的漏电流。
另外，此时，阱电压WELL被设定为低于低电位的源极电压的电压电平(写入时，例如为-1.5V)。由于阱电位的背栅偏置效应，可抑制在隔离绝缘膜下部形成沟道(反型层)，抑制有源区-有源区之间的隔离区和邻接栅电极之间区域的隔离区间漏电。
通过将该阱电压WELL设定为比低电位的源极电压更低的电压电平，将背栅偏置效应施加给各N沟道MOS晶体管，从而可使在Y方向邻接的有源区之间的距离LA减少至0.7μm或其以下，即大致为0.3μm左右(写入时的高电压为20V或其以上时)。另外，在X方向邻接的有源区之间的距离LB也同样可减少至0.7μm以下的0.3μm左右。在使源极与阱为同一电位时，这些距离LA和LB可缩小至0.7μm左右。
另外，在Y方向，由于接受低侧源极信号B0L的接触CNTS大致被排列配置成一条直线，所以简化布线布局并在X方向重复配置同一布局图形成为可能，可高密度地配置子译码器元件，并能够减少子译码电路的布局面积。
另外，通过将有源区ARR形成为山型的形状，从而可用最小限度的X方向的面积确保必要的晶体管尺寸，并可减少子译码器元件的布局面积。
另外，在各子译码器元件组SDGA-SDGD中，在栅电极TG0-TG3的宽度范围内，大致排列成一列，并沿X方向来配置栅电极，可减少子译码器元件组的Y方向的宽度，减少子译码器元件的布局面积。进而，接受低侧源极信号B0L的杂质区被在X方向邻接的2个子译码器元件所共用，对各子译码器元件无需设置隔离区，并且对各子译码器元件无需设置对低侧源极信号的接触，即可进一步减少子译码器元件的布局面积。
图14是表示图13所示的子译码器元件的布局的电气等效电路的图。在图14中，代表性地示出了子译码器元件组SDGA和SDGB中的子译码器元件SD。在子译码器元件组SDGA中，第1和第2 N沟道MOS晶体管N1和N2相对于低侧源极信号线G0L对称地配置。在子译码器元件组SDGB中，对子译码器元件组SAGA，其有源区的布局错开1个子译码器元件SD部分并且栅电极的位置相对于栅极信号线反转。
栅极信号线G0H和G1H被邻接配置，低侧源极信号线G0L和G1L分别关于对应的子译码器元件组SDGA、SDGB相向地配置在外侧。因此，在子译码器组SDGA中，在栅极信号G0H被设定为高电压(20V或其以上)的情况下，最邻接的栅电极在子译码器元件组SDGB中，是第2MOS晶体管N2的栅电极，其电压电平为0V(0V或-1V)或其以下。
反之，在子译码器元件组SDGB中，即使高侧栅极信号G1H被设定为高电压电平，在子译码器元件组SDGA中，与其第1N沟道MOS晶体管N1最邻接的晶体管是第2N沟道MOS晶体管N2，其栅电极电位为0V或其以下。
由此，在图13所示的沿Y方向邻接的子译码器元件组中，可抑制向栅电极施加高电压的晶体管被邻接地配置，并抑制隔离区之间的漏电。
另外，通过将对栅电极的接触配置在子译码器元件中相向的栅电极端部，从而即使在1个有源区内对称地配置子译码器元件的晶体管的情况下，栅极信号线的布局也变得容易，可减少布线布局面积。另外，能够使栅极信号线按直线方式延伸配置，并且布线布局变得容易。
再有，在图13所示的子译码电路的结构中，在字线WA-WD的4条字线的组WG0和字线WD、WB、WC和WA的4条字线的组WG1中，1条字线由栅极信号G0H/L(G0H、G0L)、G2H/L、G1H/L、G3H/L进行选择。选择字线的组由源极信号决定。
另外，在图13所示的子译码电路中，在1个有源区内对称地配置了2个子译码器元件(在X方向)，因此，字线的排列顺序为WA、WC、WB、WD、WD、WB、WC和WA，字线的排列顺序相互对称的字线组WG0和WG1被交替配置。
另外，在本实施方式2中，子译码器元件的晶体管N1、N2也由单一栅绝缘膜膜厚的高电压晶体管构成。
另外，写入时的高电压只要比传递给选择字线的高电压(例如16V)高出第1N沟道MOS晶体管的阈值电压的电压电平即可，如上所述，即使是写入高电压为20V的条件，也可以将16V的写入电压传递给选择字线。
另外，就对1个字线组设置的子译码器元件而言，也可以采用供给共同的高侧源极信号的结构。
如上所述，按照本发明的实施方式2，配置子译码器元件，使得子译码器元件不将20V或其以上的高电压同时施加于邻接的栅电极之间，另外，配置子译码器元件，使之将0V或其以下(-1V)的电压施加到施加了高电压(20V或其以上)的栅电极的最邻接的栅电极上。即，具体地说，在Y方向的子译码器元件组之间，使之错开1个子译码器元件部分来配置有源区，同时与栅极电位和源极电位独立地调整阱电位，可减少由寄生MOS引起的隔离区的漏电，相应地，可减少有源区之间的X方向和Y方向的距离，并且可以使子译码器元件微细化。
图15是概略地表示根据本发明实施方式3的子译码电路的布局的图。该图15所示的子译码电路与图13所示的子译码电路在以下方面其结构不同。即，在形成子译码器元件组SDGA、SDGB、SDGC和SDGD的有源区ARR的Y方向之间的隔离区上，分别配置被固定在接地电压或低电位(正或负)的屏蔽布线PG0、PG1和PG2。该屏蔽布线PG由与子译码器元件的晶体管的栅电极同层的布线构成。
图15所示子译码电路的布局的其它配置与图13所示的子译码电路的配置相同，在图15中，代表性地示出了子译码器元件组SDGA中的对应元件的参照符号而省略其详细说明。
在子译码电路组中，在写入时，向子译码器元件的第1N沟道MOS晶体管的栅电极和源极区施加高电压。向配置在该栅电极上并将高电压传递给栅电极的布线，也供给该写入高电压。传递该高电压的信号线(高侧源极信号线和高侧栅极信号线)遍及整个隔离区而配置。因此，由于传递该高电压的信号线(源极信号线和栅极信号线)可能导致在隔离区上产生寄生MOS。为了消除该上层布线所产生的寄生MOS的发生，要配置将其电位固定在接地电压或低电位(正或负的低电位)的屏蔽层PG0-PG2，以在该子译码器元件组之间的隔离区避免高电压的影响，防止元件微细化时隔离区发生漏电。
图16是概略地表示隔离区部分中的屏蔽布线的剖面结构的图。
在图16中，在衬底区30表面形成杂质区IPR10和IPR12，在这些杂质区IPR10与IPR12之间形成场绝缘膜(元件隔离膜)IRG10。在该隔离区IRG10上设置屏蔽布线PG，该屏蔽布线PG例如被固定在接地电压的低电位上。在该屏蔽布线PG上层配置传递高电压的信号线SGL。因此，即使在信号线SGL上施加例如20V或其以上的高电压，借助于被固定在固定电位的屏蔽布线PG，也可以缓和施加到隔离绝缘膜IRG10上的电场，抑制在该隔离绝缘膜IRG10下部形成反型层。
另外，通过采用与栅电极相同布线层的布线来构成该屏蔽布线PG，可以同时抑制来自子译码器元件的栅电极的电场，并能够抑制施加高电压时寄生MOS的发生。
再有，在图16中，作为一例示出了将屏蔽布线PG固定在接地电压的情形。然而，该屏蔽布线PG只要被固定在低电位(正或负)、并实现对传递上层高电压的信号线SGL所生成的电场的屏蔽功能即可。从而，通过采用与栅电极相同布线层的布线构成屏蔽布线，由此无需另行利用屏蔽专用的布线即可抑制布线层数目的增大。然而，只要能利用与栅电极不同的布线层的布线，即可将该布线层用于形成屏蔽布线。
另外，屏蔽布线无需配置在各子译码器元件组间的全部隔离区之间，沿Y方向按每1个或多个隔离区配置屏蔽布线即可。另外，配置沿X方向的屏蔽布线亦可。只要能缓和来自上层布线的电场即可。
如上所述，按照本发明的实施方式3，在子译码器元件组之间的隔离区上，配置了被偏置于固定电位的屏蔽布线，除实施方式2的效果外，还可以抑制生成隔离区中的寄生MOS，即使在微细化时，也可以进一步抑制寄生MOS的影响。
图17是概略地表示根据本发明实施方式4的子译码电路的子译码器元件的配置的图。在该图17所示的子译码电路中，示出了2个子译码器元件组SDGA和SDGB。在各个子译码器元件组SDGA和SDGB中，设置了形成2个子译码器元件的有源区ARG。该有源区ARG包含接受高侧源极信号(BB0H)的杂质区IPR20和与字线(WB0)耦合的杂质区IPR22；接受低侧源极信号B0L的杂质区IPR24；与其它的对应字线(WB1)耦合的杂质区IPR26；以及接受与其它字线对应的高侧源极信号(BB1H)的杂质区IPR28。
在杂质区IPR22和IPR26的两侧，分别配置栅电极TG20、TG22、TG24和TG26。栅电极TG20和TG22的栅接触GNT20和GNT22设置在沿Y方向相对置的端部。栅接触GNT22在子译码器元件组SDGB中被施加低侧栅极信号(G1L)，向栅极接触GNT20施加高侧栅极信号G1H。在子译码器元件组SDGA中，向栅极接触GNT20施加高侧栅极信号G0H，向栅极接触GNT22施加低侧栅极信号G0L。
在子译码器元件组SDGA和SDGB中，在X方向错开1个子译码器元件部分而配置。在这些子译码器元件组SDGA和SDGB中并不进行布局的反转。
在子译码器元件组SDGA中，向有源区ARG的X方向两端的杂质区IPR20、IPR28分别施加高侧源极信号BA0H-BA4H，根据栅极信号G0L和G0H将字线WA0-WA3有选择地驱动至选择状态。
在子译码器元件组SDGB中，根据栅极信号G1H和G1L及高侧源极信号BB0H-BB3H，将字线WB0-WB3有选择地驱动至选择状态。
在该图17所示的配置中，有源区ARG按直线方式形成，可减少Y方向上的布局面积。另外，按照有源区ARG的配置，栅电极TG20、TG22、TG24和TG26分别在Y方向被排列配置，另外，关于形成源极接触的杂质区IPR24，也沿Y方向被排列配置(在排成3列或其以上的子译码器元件组的情况下)，可高密度地配置子译码器元件。
另外，通过将栅极接触配置在子译码器元件的Y方向的相对置的端部，利用栅极信号布线，可规定配置子译码器元件的区域，另外，也可简化栅极信号的布线布局。
即使在利用该直线式的矩形形状的有源区ARG的情况下，只要能确保晶体管元件的耐压和电流驱动能力(沟道宽度与沟道长度之比)，就能按最小限度的布局来配置子译码器元件。
在该图17所示的配置中，通过将阱电压、低电位的源极信号设定在-1V或其以下，就能够抑制子译码器元件组的有源区之间的寄生MOS的漏电，并且可将相同子译码器元件组中的沿Y方向邻接的有源区的间隔减少至大致0.3μm。另外，同样地，对于X方向，如图17所示，可将邻接的有源区之间的距离LC减少至0.3μm。
另外，在该图17所示的子译码器元件的配置中，也与实施方式同样地，向与施加高电压的栅电极最邻接的栅电极(在X方向邻接的栅极)供给-1V，可防止写入时施加高电压的栅电极处于邻接的(在Y方向中)状态，并可抑制隔离区中的由寄生MOS造成的漏电。
在图17所示的子译码器电路中，子译码器元件组与先前的实施方式3同样地，也可以在Y方向配置4列或其以上。
另外，在图17所示的结构中，接受低侧源极信号G0L的杂质区IPR24分别确保2个晶体管元件的区域部分(设置了2个接触)。然而，在该杂质区IPR24被邻接的第2MOS晶体管所共用的情况下，可以减少到1个晶体管元件的杂质区的面积，并能够进一步减少子译码器元件的布局面积。
因此，在该配置的情况下，通过配置成高侧栅极信号GiH与低侧栅极信号G(i+1)相邻接，可以防止向与施加了高电压的栅电极最邻接的栅电极施加高电压的状态(施加-1V)，并可抑制由寄生MOS造成的漏电。
再有，在图17所示的布局中，在译码器元件组SDGA和SDGB中，作为有源区ARG的布局，只在X方向错开1个子译码器元件部分进行配置(不进行像实施方式3那样的布局的反转操作)。然而，在实施方式4中，有源区ARG在译码器元件组SDGA和SDGB中可错开1个子译码器元件组，并且可以采用进行了使晶体管的布局发生反转的操作的布局。此时，在译码器元件组的栅极信号中，将高侧栅极信号G0H和G1H邻接地配置。由此，使Y方向邻接的栅电极处于向其一个施加高侧栅极信号、向另一个施加低侧栅极信号的状态，并能够可靠地抑制寄生MOS的发生。
另外，在图17所示的配置中，与先前的实施方式3同样地，可以在子译码器元件组SDGA和SDGB之间的隔离区上配置屏蔽布线。通过配置该屏蔽布线，能够更可靠地避免寄生MOS。
如以上所述，按照本发明的实施方式4，将有源区配置成直线状，可避免发生向邻接的子译码器组中的邻接栅电极同时施加高电压的状态，并抑制寄生MOS的发生，使子译码器元件微细化。
图18是表示根据本发明实施方式5的子译码器元件结构的电气等效电路的图。在图18中，子译码器元件SD由2个P沟道MOS晶体管PQ1和PQ2构成。向MOS晶体管PQ1的源极端子施加源极信号BiH，向MOS晶体管PQ2的源极施加低侧源极信号BiL。这些MOS晶体管PQ1和PQ2的漏极与字线WL1连接。另外，向这些MOS晶体管PQ1和PQ2的栅极施加栅极信号ZGiH和ZGiL。
这些P沟道MOS晶体管PQ1和PQ2与实施方式1至4同样地，由同一栅绝缘膜厚的高电压晶体管构成。
如图18所示，在子译码器元件SD由P沟道MOS晶体管PQ1和PQ2构成的情况下，作为阱区，不是P阱，而是采用N阱。该N阱区的阱电压WELLN维持在高于该子译码器元件的晶体管的源极电位的电压电平。由此，无需增大隔离区下部的杂质浓度，即可抑制因背栅偏置效应而形成寄生MOS。
寄生MOS在N阱表面上形成，是将负的高电压施加到子译码器元件的晶体管的栅极上的情形。因此，在擦除模式时，例如在将-18V传递给字线WL的情况下，将源极信号BiH固定为-18V、将源极信号BiL固定为接地电压电平的情况下，将栅极电压ZGiH设定为-20V或其以下(例如-21V)，将栅极信号ZGiL例如设定为1V。此时，将阱电压WELLN设定为高于高电位的源极电位的电压电平(例如1.5V至2V)。由此，可抑制在隔离区下部形成反型层，并抑制生成寄生MOS。
在将正的高电压传递给字线WL的情况下，即写入模式时将源极信号BiH设定为16V的情况下，将源极信号BiL维持为接地电压电平，将栅极信号ZGiH设定为接地电压，将栅极信号ZGiL设定为少于16V的高电压电平(例如17V)。此时，阱电压WELLN被设定为比源极电位(16V)高的例如16.5V或者17V左右的电压。
在读出模式时，向字线WL传递3V时，将栅极电压ZGiH作为接地电压，传递3V电平的源极信号BiH，并将栅极信号ZGiL设定为3V或者4V的电压电平。此时，阱电压WELLN被设定在比高电位的源极电位还高的电压电平(例如3.5V或者4V)。
在将这些P沟道MOS晶体管PQ1和PQ2用作子译码器元件的结构要素的情况下，与利用N沟道MOS晶体管的情形相比，如考虑到电流驱动能力，则元件面积稍稍增大。然而，即使在将该P沟道MOS晶体管用作子译码器元件的情况下，通过利用在上述实施方式1至4中所说明的布局，同样地，在微细化时，可抑制经隔离区中的寄生MOS的漏电，并能够实现小占有面积的子译码器元件。
本发明通过应用于利用了辅助栅极的AG-AND型闪速存储器，即使在利用高电压(绝对值较高的电压)的环境下，也可以抑制子译码器元件中的漏电流，并能够实现小占有面积且低消耗电流的非易失性半导体存储器。
然而，作为该非易失性半导体存储器，并不限定于利用了辅助栅极的AG-AND型闪速存储器，通过将本发明应用于具有利用栅极信号与源极信号的组合来驱动字线的分级译码器结构的非易失性半导体存储器，从而可减少布局面积而不会使子译码电路的元件特性变差。
另外，该非易失性半导体存储器也可以是单个芯片的存储器，另外，也可以是集成在与其它处理器等的逻辑相同的半导体衬底上的存储器。
尽管详细地说明并揭示了本发明，但这仅仅用作示例，而非限定，应清楚地理解，本发明的宗旨和范围仅由所附权利要求的范围进行限定。
权利要求
1.一种非易失性半导体存储器，包括存储单元阵列，具有排列成矩阵状的多个存储单元；多条字线，与各存储单元行对应地配置，并分别连接对应行的存储单元；子译码电路，包括与各字线对应地配置的子译码器元件，并根据源极信号的组和栅极信号的组来设定字线电压；块译码电路，根据地址信号生成所述源极信号；以及栅译码电路，根据地址信号生成所述栅极信号，所述每个子译码器元件，包括分别具有栅极、源极和漏极的同一导电类型的第1和第2晶体管，向所述第1和第2晶体管的栅极分别施加来自所述栅译码电路的第1和第2栅极信号，向所述第1和第2晶体管的源极分别施加来自所述块译码电路的第1和第2源极信号，所述第1和第2晶体管的漏极共同地与对应的字线耦合，还包括衬底电位设定电路，与所述子译码器元件的晶体管的源极电位独立地设定形成所述子译码器元件的衬底区的电压。
2.如权利要求1所述的非易失性半导体存储器，所述存储单元阵列被分割为多个块，所述子译码电路也对应地被分割为块，所述衬底电位设定电路包括阱译码器，按各块单位设定所述子译码电路的子译码器元件衬底区的电压。
3.如权利要求1所述的非易失性半导体存储器，所述多个子译码器元件被配置成对栅极的接触被排列配置成直线状，对源极的接触被排列成直线状，并且邻接子译码器元件共用第2晶体管的源极区。
4.如权利要求1所述的非易失性半导体存储器，其中所述子译码器元件被配置成由隔离区相互隔离的多个列，所述非易失性半导体存储器还包括被配置在所述隔离区上并被设定为固定电位的屏蔽布线。
5.如权利要求1所述的非易失性半导体存储器，其中在各所述子译码器元件中，在对应存储单元的存储数据的写入和擦除时向栅极施加写入用高电压以及擦除用高电压，在所述子译码电路中，所述子译码器元件被排列配置成多个列，以便不向最邻接的栅极并行地施加写入或擦除用的高电压。
6.如权利要求1所述的非易失性半导体存储器，其中在各所述子译码器元件中，在对应存储单元的存储数据的写入和擦除时向栅极施加写入用高电压和擦除用高电压，在所述子译码电路中，所述子译码器元件被配置成向与施加了写入或擦除用高电压的栅极最邻接的栅极施加极性与所述高电压不同的电压。
7.如权利要求1所述的非易失性半导体存储器，其中在各所述子译码器元件中，在对应存储单元的存储数据的写入和擦除时向栅极施加写入用高电压和擦除用高电压，在所述子译码电路中，子译码器元件被配置成向最邻接的栅极施加种类不同的高电压，所述子译码器元件被配置在有源区内，该有源区和其他有源区分离，所述写入或擦除用高电压为20V或其以上，邻接有源区端部之间、以及栅极与隔离区端部之间至少被隔离0.3μm。
8.如权利要求1所述的非易失性半导体存储器，其中在各所述子译码器元件中，在对应存储单元的存储数据的写入和擦除时向极施加写入用高电压和擦除用高电压，在所述子译码电路中，子译码器元件被配置成向最邻接的栅极施加种类不同的高电压，所述子译码器元件在栅电极的宽度范围内在一个方向具有重叠并沿所述一个方向排列配置。
9.如权利要求1所述的非易失性半导体存储器，其中所述第1晶体管和第2晶体管的对栅极的接触设置在相对置的栅极端部，通过与所述第1晶体管的栅极接触相连接的栅极信号线以及与所述第2晶体管的栅极接触相连接的栅极信号线来规定子译码器元件组的配置区域。
10.如权利要求1所述的非易失性半导体存储器，其中所述子译码器元件被排列成分别被施加不同组的栅极信号的多个列，在各子译码器元件列中配置晶体管形成用有源区，并且向所述子译码器元件共同地施加所述第2源极信号，所述有源区具有关于接受所述第2源极信号的第1杂质区呈对称形状的第1和第2区域，所述第1和第2区域上分别形成子译码器元件，在同一有源区内形成的子译码器元件共用所述第1杂质区。
11.如权利要求10所述的非易失性半导体存储器，其中在邻接列的子译码器元件中，错开1个子译码器元件部分配置有源区，并排列有源区间隔离区和第1杂质区。
12.如权利要求10所述的非易失性半导体存储器，其中在所述邻接列的子译码器元件中，所述有源区的布局呈镜像对称。
13.如权利要求12所述的非易失性半导体存储器，其中在所述邻接列的子译码器元件中，与所述第1晶体管耦合的栅极信号线被邻接地配置。
14.如权利要求10所述的非易失性半导体存储器，其中在所述邻接列的子译码器元件中，有源区的布局相同。
15.如权利要求14所述的非易失性半导体存储器，其中在所述邻接列的子译码器元件中，与所述第1晶体管的栅电极耦合的栅极信号线和耦合到所述第2晶体管的栅电极的栅极信号线交替配置。
16.如权利要求1所述的非易失性半导体存储器，其中所述第1和第2晶体管是N沟道晶体管。
17.如权利要求1所述的非易失性半导体存储器，其中所述第1和第2晶体管是P沟道晶体管。
全文摘要
由同一导电类型的MOS晶体管(N1、N2)构成与各字线分别对应地设置的子译码器元件。将子译码器元件配置成多个列，将形成子译码器元件的有源区(ARR)配置成在Y方向使其布局反转并且在X方向使之错开1个子译码器元件部分。调整子译码器元件的配置，以便不同时向沿Y方向邻接的栅电极之间(TG0－TG3)施加高电压。另外，形成子译码器元件组的阱区的阱电压(WELL)被设定为在该子译码器元件的晶体管的源极－衬底间处于较深的反向偏置状态的电压电平。在非易失性半导体存储器中，可抑制供给正或负的高电压的子译码电路(字线驱动电路)中的由寄生MOS导致的漏电。
文档编号G11C16/08GK101013600SQ200710006739
公开日2007年8月8日 申请日期2007年2月2日 优先权日2006年2月3日
发明者草壁嘉彦, 大音建一, 川崎贤 申请人:株式会社瑞萨科技