基于阻变栅介质的2T动态存储单元和阵列结构及其操作方法与流程

本发明属于存储器技术领域，涉及一种用于嵌入式动态存储器的2T器件和阵列结构，具体涉及一种基于阻变栅介质的2T动态存储单元和阵列结构及其操作方法。

背景技术：
传统的动态随机存储器的存储单元典型地包括两个元件：存储电容器和存取晶体管，构成1T1C的结构。如图1所示的传统的动态随机存储器阵列结构，其中100至108是存取晶体管，109至111是位线，112至114是字线，115至117是位线上的寄生电容，118至126是存储电容器。通常传统的动态随机存储器的工作过程包括，下面以操作存取晶体管100和存储电容器118构成的存储单元为例：在写操作阶段，数据值被放在位线109上，字线112则被提升，根据数据值的不同，存储电容器118或者充电，或者放电，具体地，写入数据为1时，存储电容器118充电，写入数据为0时，存储电容器118放电。在读操作阶段，位线109首先被预充电，当使字线112有效时，在位线电容115和存储电容器118之间放生了电荷的重新分配，这时位线上的电压发生变化，这一变化的方向决定了被存放数据的值。1T1C结构动态随机存储器是破坏性的，这就是说存放在单元中的电荷数量在读操作期间被修改，因此完成一次读操作之后必须再恢复到它原来的值。于是完成读操作之后紧接着就是刷新操作。进行刷新操作之后才能进行下一步的读写操作。该种1T1C结构动态随机存储器依靠存储电容器存储数据，于是存储电容必须足够大以保证存储的可靠性，但是大电容的存在不仅占用面积，而且在半导体工艺中特征尺寸越来越小的发展趋势下，制造大电容非常困难，导致了物理或工艺实现上的障碍。

技术实现要素：
为了达到上述目的，本发明提出一种用于嵌入式动态存储器的2T器件和阵列结构，更具体的涉及一种基于阻变栅介质的2T动态存储单元和阵列结构及其操作方法。本发明的基于阻变栅介质的2T动态存储单元和阵列结构，包括写入管201，读取管202，存储部件203，写字线(WWL)204，写位线(WBL)205，读字线(RWL)206，读位线(RBL)207；写入管201的源端连接读取管202的栅极，本发明中，写入管201有编程的作用；本发明中，读取管202的栅极介质203为存储部件；所述的203使用具有阻变特性材料，如HfOx，有绝缘、高阻、低阻三种不同状态，其中高阻、低阻之间转变可逆，分别由SET和RESET电压转变，而从绝缘态到高/低阻的过程叫做FORMING；本发明中，编程时写字线204开启，写位线205端加的电压传至写管201源端(读管202的栅极)，从而改变存储部件203两端的电压，改变203的电阻值。本发明中，在编程过程中，可以调节写字线204的电压进行限流。本发明中读管结构如图3所示，在读取过程中，读入管栅极301连接写管的源端，302、303分别为读字线(RWL)和读位线(RBL)，栅极介质304是具有阻变特性材料，如HfOx，305为衬底，306为栅极漏电流，307、308分别为漏端电流和源端电流。读取时，通过写入管在301上施加一定电压，并在302上施加适当的电压(正的电压脉冲)，读取检测303上的电压变化或电流值；状态“1”和状态“0”栅介质的电阻不同，因此降落在栅介质上的电压不同，P型半导体上的电势就有差异，导致漏端电流308不同，303端的电压变化也不同；具体而言，当栅介质为高阻时，301与305之间的电压大部分降在栅介质上，P型区上的电势较低，漏端电流308也较小，303端电压上升的幅度较小，如图3A所示；当栅介质为低阻时，301与305之间的电压只有一部分降在栅介质上，P型区上的电势较高，308相对较大，303端电压上升的幅度较大，如图3B所示。本发明中，图4显示了2TeDRAM存储单元单元的版图，其中405代表写入管401的漏端，连接写位线(WBL)，404代表写字线(WWL)，406为读取管402的漏端，连接读字线(RWL)，407为402的源端，连接读位(RBL)，403为阻变栅介质。本发明中，2TeDRAM阵列结构中，501为一个单元，包括写管+读管，编程部位可看做MISRRAM，502为写字线(WWL)，503为读字线(RWL)，504为写位线(WBL)，505为读位线(RBL)，读管栅极介质506有高、低阻不同状态(如图5所示)。本发明的优点体现在：(1)克服了传统的1T1CDRAM单元scalingdown的困难，以及与标准CMOS工艺兼容性较差的问题；(2)本发明是90nm及以下节点动态存储器(特别是嵌入式存储器)的一种解决方案，尤其是不需要专门制作大电容，可与标准逻辑的CMOSHfOxhighkmetalgate技术兼容；另外，数据保持时间大于一般电荷存储型eDRAM，可减少刷新频率，有利于低功耗应用。本发明提供了一种工艺简便、成本低廉、效果优越的2T嵌入式动态存储器器件结构；所述的存储器器件为一种典型的电阻式存储器，1和0两状态的读取电流可相差20～500倍，数据保持特性好与电荷型动态存储器(包括1T1CDRAM)，且与32nmHighkCMOS逻辑工艺前端兼容；本发明所述的存储器器件为一种低功耗、高性能的阻变存储器件，特别适用于45nm及以下技术节点的嵌入式非挥发存储应用。附图说明图1显示了传统的动态随机存储器阵列结构。图2为本发明的存储单元示意图。图3是所述器件读取的基本原理图，仅以读管结构为例；其中，A显示了高阻状态，B显示了低阻状态。图4是本发明2TeDRAM存储单元单元的版图。图5是本发明2TeDRAM阵列结构示意图。图6是单元的版图和剖面图。图7为本发明的阵列图，其中，外围电路与常规存储器的构架大致相同，由灵敏放大器、译码器等组成。具体实施方式根据本发明的实施例基于阻变栅介质的2T动态存储单元和阵列结构，包括写入管201，读取管202，存储部件203，写字线(WWL)204，写位线(WBL)205，读字线(RWL)206，读位线(RBL)207；写入管201的源端连接读取管202的栅极；写入管201有编程的作用；读取管202的栅极介质203为存储部件；所述的203使用具有阻变特性材料，如HfOx，有绝缘、高阻、低阻三种不同状态，其中高阻、低阻之间转变可逆，分别由SET和RESET电压转变，而从绝缘态到高/低阻的过程叫做FORMING；编程时写字线204开启，写位线205端加的电压传至写管201源端(读管202的栅极)，从而改变存储部件203两端的电压，改变203的电阻值。在编程过程中，可以调节写字线204的电压进行限流。所述读取管结构如图3所示，在读取过程中，读取管栅极301连接写入管的源端，302、303分别为读字线(RWL)和读位线(RBL)，栅极介质304是具有阻变特性材料，如HfOx，305为衬底，306为栅极漏电流，307、308分别为漏端电流和源端电流；读取时，通过写入管在301上施加一定电压，并在302上施加适当的电压(正的电压脉冲)，读取检测303上的电压变化或电流值；状态“1”和状态“0”栅介质的电阻不同，因此降落在栅介质上的电压不同，P型半导体上的电势就有差异，导致漏端电流308不同，303端的电压变化也不同；具体而言，当栅介质为高阻时，301与305之间的电压大部分降在栅介质上，P型区上的电势较低，漏端电流308也较小，303端电压上升的幅度较小，如图3A所示；当栅介质为低阻时，301与305之间的电压只有一部分降在栅介质上，P型区上的电势较高，308相对较大，303端电压上升的幅度较大，如图3B所示。如图4所示的2TeDRAM存储单元单元的版图，其中405代表写入管401的漏端，连接写位线(WBL)，404代表写字线(WWL)，406为读取管402的漏端，连接读字线(RWL)，407为402的源端，连接读位(RBL)，403为阻变栅介质。2TeDRAM阵列结构中，501为一个单元，包括写管+读管，编程部位可看做MISRRAM，502为写字线(WWL)，503为读字线(RWL)，504为写位线(WBL)，505为读位线(RBL)，读管栅极介质506有高、低阻不同状态(如图5所示)。下面将介绍根据本发明一个实施例基于阻变栅介质的2T动态存储单元和阵列结构的操作方法。操作电压表如表1所示：表12Tcell操作电压表其中，Vrg：读管栅极两端电压，应尽量小，以提高器件的可靠性；VR：阻变栅介质两端电压；Vset：阻变材料的set电压，阻变材料由高阻值转变为低阻值；Vreset：阻变材料的reset电压，阻变材料由低阻值转变为高阻值；Vpass1/Vpass1：写1/0操作时写管栅极(WWL)所加电压；VWB_r：读操作时WBL所加电压VWW_r：读操作时WWL所加电压VRW_r：读操作时RWL所加电压SRSC：被选中行、列交叉的单元，selectedrow，selectedcolumn；URSC：未被选中行、选中列交叉的单元，unselectedrows，selectedcolumn；SRUC：选中行、未被选中列交叉的单元，即选中单元，selectedrow，unselectedcolumns；URUC：未被选中行、未被选中列交叉的单元，unselectedrows，unselectedcolumns；HfO2最初状态下有可能为绝缘态，需要Forming后才可能进行高、低电阻的转变，因此，增加Forming步骤，操作方式同写1或写0。图6为根据本发明一个实施例基于阻变栅介质的2T动态存储单元和阵列结构，以32nm工艺节点为例。32nm逻辑器件采用HighkMetalGate技术，应用最广泛的栅介质为HfOx，已被证明具有阻变特性；本发明的HfOx成分不同，为了优化器件的存储特性，所述编程部件的HfOx在厚度上可与标准逻辑的有所区别，增加一块特殊的掩膜板609；其中，605为写入管601的漏端，连接写位线(WBL)，604代表写字线(WWL)；606为读取管602的漏端，连接读字线(RWL)，607为602的源端，连接读位线(RBL)；603为阻变栅介质，601源端和602栅极由金属608连接。需要说明的是，图7示出了根据本发明一个实施例基于阻变栅介质的2T动态存储单元和阵列结构，但是外围电路与常规存储器的构架大致相同，由灵敏放大器、列译码器等组成。在一个实施方式中，可能的操作电压表unipolar型阻变特：(Vset＝3.2V，Vreset＝1.8V，VB1＝2.0V，VB0＝0.8V，Vpass1＝Vpass0＝0.8VVpass＞Vt，VWB_r＝0.8V，VWW_r＝0.8V，VRW_r＝1.0V)，如表2所示：表2可能的操作电压表bipolar：(Vset＝3.2V，Vreset＝-4.5V，VB1＝2.0V，VB0＝-2.0V，Vpass1＝1VVpass0＝0.8V，VWB_r＝0.8V，VWW_r＝0.8V，VRW_r＝1.0V)，如表3所示：表3尽管示出和描述了本发明的优选实施例，对本领域技术人员显而易见的是在其更宽的方面不脱离本发明的情况下可以作出很多变化和修改。本发明包括SOI衬底，以及FinFET、环栅等所有先进的结构，也有许多工艺和版图实现方案；可能有多种工艺和版图实现方案；可能有多种用于栅极集成的阻变材料；本发明包括基于阻变材料特性的对操作方法的改进，以及为改善存储特性对操作电压表的优化。