一种栅极驱动电路及其阵列基板和显示面板的制作方法
【专利摘要】本发明涉及一种栅极驱动电路及其阵列基板和显示面板。栅极驱动电路包括多级栅极驱动单元，每一栅极驱动单元包括传输启动信号的启动单元，根据启动信号执行充电以输出驱动电压的储能单元，在驱动电压的作用下工作的上拉单元、第一和第二下拉单元，以及第三下拉单元。其中，第三下拉单元用于在垂直回扫期内将驱动电压下拉至第二参考电压，以对栅极驱动电路中晶体管的栅、源极和/或栅、漏极施以反相偏压，使正向偏移的晶体管阈值电压发生反向偏移，从而有效改善晶体管阈值电压偏移现象给栅极驱动电路造成的不良影响，增强栅极驱动电路及其阵列基板和显示面板工作的可靠性。
【专利说明】一种栅极驱动电路及其阵列基板和显示面板
【技术领域】
[0001]本发明涉及液晶显示驱动技术，特别是关于一种栅极驱动电路及其阵列基板和显示面板。
【背景技术】
[0002]现有液晶显示面板包含多个像素单元，以及用于驱动像素单元工作的栅极驱动电路和源极驱动电路。其中，栅极驱动电路包含有多级栅极驱动单元，这些栅极驱动单元通过其耦接的栅极线依次输出栅极信号，控制显示区中相应的开关晶体管开启，以将源极驱动电路输出的数据信号写入相应的像素单元，进行图像显示。因此栅极驱动单元工作的可靠性对正确成像有着举足轻重的影响。目前，主流的液晶显示面板厂家采用的栅极驱动电路的栅极驱动单元结构大体相同，其按照功能可以划分为启动单元、储能单元、上拉单元、第一下拉单元和第二下拉单元等多个功能模块，这些功能模块在时间脉冲信号的作用下协同工作，根据输入的启动信号输出栅极信号，提供给相应的像素单元。随着制作工艺的不断发展，现在的栅极驱动电路已经可以直接制作在阵列基板上，也即制作成阵列基板栅极驱动电路(G0A电路)，其中的开关元件采用薄膜晶体管制成。与场效应管类似，薄膜晶体管的开启条件为栅极和源极的电压差大于阈值电压，也即只有栅极电压和源极电压之间的差值大于阈值电压时，薄膜晶体管才会开启。然而随着薄膜晶体管工作时间的增加，薄膜晶体管的阈值电压会发生改变，也即会出现阈值电压偏移现象。例如，在正常情况下，一个薄膜晶体管的阈值电压为2V，随着工作时间的增加，其阈值电压偏移了 +5V，此时必须使栅极和源极的电压差大于等于7V，才能令其开启。由此可见，薄膜晶体管的阈值电压偏移现象会严重影响薄膜晶体管的工作性能，进而影响包含薄膜晶体管的栅极驱动电路的工作性能。例如，随着工作时间的增加，如果一个栅极驱动单元输出端的薄膜晶体管的阈值电压发生了偏移，而提供给该薄膜晶体管的开启电压仍为正常情况下的开启电压并且一直没有改变，则该薄膜晶体管将不能正常开启，从而导致栅极驱动单元不能正常地输出栅极信号，进而影响液晶显示面板的正常显示。
【发明内容】
[0003]针对上述问题，本发明提供了一种栅极驱动电路及其阵列基板和显示面板，其能够有效解决现有技术中晶体管因发生阈值电压偏移而不能正常开启，进而导致栅极驱动电路不能够正常工作的问题。
[0004]本发明提供一种栅极驱动电路，其特征在于，包括多个栅极驱动单元，每级栅极驱动单元通过其耦接的栅极线输出一栅极信号，每级栅极驱动单元包括:
[0005]启动单兀，用于传输一启动信号；
[0006]储能单元，耦接启动单元的输出端，用于接收启动信号，在启动信号的作用下执行充电过程，输出一驱动电压；
[0007]上拉单元，耦接在储能单元的输出端和栅极线之间，用于接收驱动电压，在驱动电压以及一时间脉冲信号的作用下上拉栅极线上的栅极信号；
[0008]第一下拉单元，耦接储能单元和栅极线，用于在第一控制信号的作用下将驱动电压和栅极信号下拉至第一参考电压；
[0009]第二下拉单元，耦接储能单元和栅极线，用于在第二控制信号的作用下将驱动电压和栅极信号下拉至第一参考电压；
[0010]第三下拉单元，耦接储能单元，用于在第三控制信号的作用下将驱动电压下拉至小于第一参考电压的第二参考电压。
[0011]且进一步地，在垂直回扫期内，上述第三下拉单元在第三控制信号的作用下将驱动电压下拉至第二参考电压。
[0012]优选地，上述第二参考电压还小于时间脉冲信号的低电平电压。
[0013]根据本发明的实施例，上述第三下拉单元包括:
[0014]晶体管，其控制极接收第三控制信号，在第三控制信号的作用下，晶体管的第一极和第二极连通储能单元的输出端和第二参考电压。
[0015]根据本发明的实施例，上述第一下拉单元包括:
[0016]放电晶体管，其栅极接收第一控制信号，在第一控制信号的作用下，放电晶体管的源极和漏极连通储能单元的输出端和第一参考电压；
[0017]下拉晶体管，其栅极接收第一控制信号，在第一控制信号的作用下，下拉晶体管的源极和漏极连通栅极线和第一参考电压。
[0018]根据本发明的实施例，上述第二下拉单元包括:
[0019]控制模块，耦接储能单元，用于接收驱动电压，根据驱动电压、第一参考电压和时间脉冲信号，输出第二控制信号；
[0020]放电晶体管，其栅极耦接控制模块的输出端，用于接收第二控制信号，在第二控制信号的作用下，放电晶体管的源极和漏极连通储能单元的输出端和第一参考电压；
[0021]下拉晶体管，其栅极耦接控制模块的输出端，用于接收第二控制信号，在第二控制信号的作用下，下拉晶体管的源极和漏极连通栅极线和第一参考电压。
[0022]根据本发明的实施例，上述控制模块包括:
[0023]耦合电容，其第一电极接收时间脉冲信号，第二电极作为控制模块的输出端，耦接放电晶体管和下拉晶体管；
[0024]晶体管，其栅极耦接储能单元的输出端，接收驱动电压，在驱动电压的作用下，晶体管的源极和漏极连通电容器的第二电极和第一参考电压。
[0025]根据本发明的实施例，上述储能单元包括存储电容，其第一电极稱接启动单元的输出端，作为储能单元的输出端，第二电极耦接上拉单元与栅极线的电路连接中。
[0026]此外，本发明还提供一种阵列基板，其特征在于:包括有如权利要求1?8任意一项所述的上述栅极驱动电路。
[0027]此外，本发明还提供一种显示面板，其特征在于:包括有如权利要求9所述的上述阵列基板。
[0028]与现有技术相比，本发明带来了以下的有益效果:
[0029]1、本发明通过在现有栅极驱动电路的栅极驱动单元中增设第三下拉单元，在第三控制信号的作用下将驱动电压下拉至第二参考电压，以对栅极驱动电路中晶体管的栅、源极和/或栅、漏极施以反相偏压，使正向偏移的晶体管阈值电压发生反向偏移，从而有效改善晶体管阈值电压偏移现象给栅极驱动电路造成的不良影响，增强栅极驱动电路及其阵列基板和显示面板工作的可靠性。
[0030]2、本发明优选在显示面板垂直回扫期启动第三下拉单元对晶体管施加反相偏压的操作，对电路的正常工作没有干扰。
[0031]本发明的其它特征和优点将在随后的说明书中阐述，并且部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
【专利附图】
【附图说明】
[0032]附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例共同用于解释本发明，并不构成对本发明的限制。在附图中:
[0033]图1是现有的7T2C栅极驱动单元电路结构示意图；
[0034]图2是栅极驱动单元作用期间和非作用期间输出的栅极信号示意图；
[0035]图3是图1所示的栅极驱动单元电路工作时序图；
[0036]图4是图1所示的栅极驱动单元第一时段等效电路示意图；
[0037]图5是图1所示的栅极驱动单元第二时段等效电路示意图；
[0038]图6是图1所示的栅极驱动单元第三时段等效电路示意图；
[0039]图7是图1所示的栅极驱动单元第四时段等效电路示意图；
[0040]图8是图1所示的栅极驱动单元第五时段等效电路示意图；
[0041]图9是图1所示的栅极驱动单元第六时段等效电路示意图；
[0042]图10是图1所示的栅极驱动单元电路在第三时段中的节点电压示意图；
[0043]图11是薄膜晶体管阈值电压偏移示意图；
[0044]图12是本发明实施例的栅极驱动单元电路结构示意图。
【具体实施方式】
[0045]为了说明本发明的目的、技术方案和技术效果，下面以一 7T2C的栅极驱动单元(由七个晶体管和两个电容器构成)为例，参照附图详细的介绍栅极驱动电路工作时栅极驱动单元的晶体管出现阈值电压偏移现象，以及本发明针对该问题做出的改进之处。需要特别说明的是，虽然本发明是针对7T2C的栅极驱动单元及其薄膜晶体管进行说明，但是不应局限于此。不同厂商设计的栅极驱动单元、栅极驱动电路及其阵列基板和显示面板，其中的电路结构不尽相同，所采用的晶体管也可能非薄膜晶体管，因此任何本发明所属【技术领域】内的技术人员，在不脱离本发明所揭露的精神的前提下，在技术方案实施的形式上和细节上做出任何的修改与变化均在本发明要求保护的范围内。
[0046]如图1所示，一个7T2C的栅极驱动单元电路按照功能可以划分为启动单元10、储能单元20、上拉单元30、第一下拉单元40和第二下拉单元50。其中:
[0047]启动单元10包括晶体管Tl,晶体管Tl的控制极与第一极短路连接,用于接收启动信号STV，第二极耦接储能单元20。当高电平的启动信号STV到来时，晶体管Tl开启，将启动信号STV传给储能单元20。[0048]本实施例中，所述启动信号STV可以是来自前一级栅极驱动单元的栅极信号Gn-Ι，当然也可不限于此。
[0049]储能单元20包括存储电容Cl，存储电容Cl的第一电极耦接晶体管Tl的第二极，用于接收启动信号STV，第二电极耦接栅极线。存储电容Cl根据启动信号STV执行充电过程，充电结束后于第一电极输出一高电平的驱动电压Q给上拉单兀30。
[0050]上拉单元30包括晶体管T2，晶体管T2的控制极耦接存储电容Cl的第一电极，接收驱动电压Q，第一极接收时间脉冲信号CK，第二极耦接存储电容Cl的第二电极和栅极线。在驱动电压Q和时间脉冲信号CK的作用下，晶体管T2将栅极线上的栅极信号Gn上拉至一高电平电压。
[0051]如图2所示，通常一个栅极驱动单元的工作状态按照其输出的栅极信号Gn的高、低电平状态可以分为作用期间和非作用期间:在作用期间，栅极驱动单元输出高电平的栅极信号Gn，以开启显示区中对应的开关晶体管；在非作用期间，栅极驱动单元输出低电平的栅极信号Gn，以关闭显示区中对应的开关晶体管。
[0052]当栅极驱动单元工作在作用期间时，第一下拉单元40根据第一控制信号Kl将驱动电压Q和栅极信号Gn下拉至第一参考电压Vssl，以使栅极驱动单元从作用期间转入非作用期间。具体地，第一下拉单元40包括:
[0053]放电晶体管T3，其控制极接收第一控制信号Kl，第一极耦接存储电容Cl的第一电极，第二极接收第一参考电压Vssl，在第一控制信号Kl的作用下，放电晶体管T3的第一极和第二极导通，从而将驱动电压Q下拉至第一参考电压Vssl ；
[0054]下拉晶体管T4，其控制极接收第一控制信号K1，第一极耦接栅极线，第二极接收第一参考电压Vssl，在第一控制信号Kl的作用下，下拉晶体管T4的第一极和第二极导通，从而将将栅极信号Gn下拉至第一参考电压Vssl。
[0055]本实施例中，所述第一控制信号Kl可以是来自后一级栅极驱动单元的栅极信号Gn+Ι，当然也可不限于此。
[0056]当栅极驱动单元工作在非作用期间时，其电路中的各个节点会不断地累积电荷，严重时会使驱动电压Q和栅极信号Gn等电压、电流信号发生偏离，致使栅极驱动单元输出异常。为了避免出现该现象而影响电路工作的可靠性，本实施例采用了第二下拉单元50在第二控制信号K2的作用下将驱动电压Q和栅极信号Gn下拉至第一参考电压Vssl。具体地，第二下拉单元50包括:
[0057]控制模块51,其用于根据驱动电压Q、第一参考电压Vssl和时间脉冲信号CK,输出所述第二控制信号K2 ；
[0058]放电晶体管T5，其控制极耦接控制模块51的输出端，接收第二控制信号K2，第一极耦接存储电容Cl的第一电极，第二极接收第一参考电压VssI，在第二控制信号K2的作用下，放电晶体管T5的第一极和第二极导通，从而将驱动电压Q下拉至第一参考电压Vssl。
[0059]下拉晶体管T6，其控制极耦接控制模块51的输出端，接收第二控制信号K2，第一极耦接栅极线，第二极接收第一参考电压Vssl，在第二控制信号K2的作用下，下拉晶体管T6的第一极和第二极导通，从而将栅极信号Gn下拉至第一参考电压Vssl。
[0060]本实施例中，控制模块51可以优选耦合电容C2和晶体管T7构成，其中:
[0061]耦合电容C2的第一电极接收时钟脉冲信号CK，第二电极作为控制模块51的输出端，耦接晶体管T7的第一极，晶体管T7的第二极接收第一参考电压Vssl，控制极耦接存储电容Cl的第一电极，接收驱动电压Q。
[0062]当驱动电压Q高于晶体管T7的阈值电压与第一参考电压Vssl的和时，晶体管T7开启，使得控制模块51输出的第二控制信号K2为第一参考电压Vssl ;当驱动电压Q等于或者小于晶体管T7的阈值电压与第一参考电压Vssl的和时，晶体管T7关断，使得控制模块51输出的第二控制信号K2为经过耦合电容C2的时钟脉冲信号CK。
[0063]包含上述栅极驱动单元的栅极驱动电路，其工作所需的第一参考电压Vssl由供电芯片提供，通常均为负电压。
[0064]下面将参照图3?图9，7T2C栅极驱动单元在时间脉冲信号CK作用下的工作时序图以及对应的等效电路图，说明栅极驱动单元的工作流程。
[0065]如图4所不,在第一时段中，启动信号STV为低电平，晶体管Tl截止,驱动电压Q为低电平；在驱动电压Q的作用下，晶体管T2截止，栅极信号Gn为低电平；在驱动电压Q的作用下，晶体管T7截止，第二控制信号K2为时钟脉冲信号CK，由于此时时钟脉冲信号CK为高电平，因此放电晶体管T5和下拉晶体管T6导通，将驱动电压Q和栅极电压Gn下拉至第一参考电压Vssl ;第一控制信号Gn+Ι为低电平,放电晶体管T3和下拉晶体管T4截止。
[0066]如图5所示，在第二时段中，启动信号STV转为高电平，晶体管Tl导通，存储电容Cl执行充电过程，与第一电极输出高电平的驱动电压Q ;在驱动电压Q的作用下，晶体管T2导通，由于此时时间脉冲信号CK为低电平，因此栅极信号Gn为低电平；在驱动电压Q的作用下，晶体管T7导通,第二控制信号K2为第一参考电压Vssl,由于第一参考电压Vssl为负电压，因此放电晶体管T5和下拉晶体管T6截止；第一控制信号Gn+Ι为低电平，放电晶体管T3和下拉晶体管T4截止。
[0067]如图6所示，在第三时段中，启动信号STV转为低电平，晶体管Tl截止，但存储电容Cl第一电极仍然保持高电平的驱动电压Q ;在驱动电压Q的作用下，晶体管T2导通，由于此时时钟脉冲信号CK已由低电平转为高电平，因此栅极信号Gn被上拉至高电平Vpixel,同时基于栅极信号Gn的上升，驱动电压Q也被进一步地上拉至更高的高电平Vbtrast high ;在驱动电压Q的作用下，晶体管T7导通,第二控制信号K2为第一参考电压Vssl,由于第一参考电压Vssl为负电压，因此放电晶体管T5和下拉晶体管T6截止；第一控制信号Gn+Ι为低电平，放电晶体管T3和下拉晶体管T4截止。
[0068]如图7所示，在第四时段中，启动信号STV为低电平，晶体管Tl截止；第一控制信号Gn+Ι为高电平，放电晶体管T3和下拉晶体管T4导通，将驱动电压Q和栅极电压Gn下拉至第一参考电压Vssl ;在驱动电压Q的作用下，晶体管T2截止，晶体管T7截止，第二控制信号K2为时钟脉冲信号CK,由于此时时钟脉冲信号CK为低电平，因此放电晶体管T5和下拉晶体管T6截止。
[0069]如图8所不,在第五时段中，启动信号STV为低电平，晶体管Tl截止；由于驱动电压Q和栅极电压Gn已被下拉至第一参考电压Vssl，因此在驱动电压Q的作用下，晶体管T2截止，晶体管T7截止，第二控制信号K2为时钟脉冲信号CK，由于此时时钟脉冲信号CK为高电平，因此放电晶体管T5和下拉晶体管T6导通，分别将驱动电压Q和栅极电压Gn下拉至第一参考电压Vssl ;第一控制信号Gn+Ι已由高电平转为低电平,放电晶体管T3和下拉晶体管T4截止。由此可见，栅极驱动单元在第五时段和第一时段的工作情况相同。[0070]如图9所示，在第六时段中，启动信号STV为低电平，晶体管Tl截止；由于驱动电压Q和栅极电压Gn已被下拉至第一参考电压Vssl，因此在驱动电压Q的作用下，晶体管T2截止，晶体管T7截止，第二控制信号K2为时钟脉冲信号CK，由于此时时钟脉冲信号CK为低电平，因此放电晶体管T5和下拉晶体管T6截止；第一控制信号Gn+Ι为低电平，放电晶体管T3和下拉晶体管T4截止。由此可见，此后，只要没有新的启动信号STV输入，栅极驱动单元会反复重复第五时段和第六时段，将驱动电压Q和栅极电压Gn保持在低电平状态。
[0071]如【背景技术】所介绍，上述各晶体管可以优选薄膜晶体管制作而成，其控制极为栅极，第一极和第二极可以分别为漏极或者源极，依据电流的流动方向而具体设置，在此不做限制。但是为了进一步说明栅极、漏极和源极之间的电压关系，下面以晶体管T2和T7的第一极为漏极，第二极为源极为例，结合图3和图10说明上述7T2C电路在第三时段中各节点电压关系。 [0072]如图3和图10所示，在第三时段中驱动电压Q为高电平Vbwst high，栅极信号Gn为高电平
Vpixel? Vboost high 丁- Vpixel
;晶体管T2栅极和源极之间的电压差为
VgS Vboost high
Vpixel,晶体管T2栅极和漏极之间的电压差为VeD = Vbwsthigh—V。,，其中，Vck为时间脉冲信号CK的高电平Vhigh ;晶体管T7栅极和源极之间的电压差为Ves = Vboost high + I Vssl I，晶体管T7栅极和漏极之间的电压差为VeD = Vboost high + I Vssl I。由此可知,两个晶体管T2和T7的栅极与源极之间，以及栅极与漏极之间的电压均为顺偏。由【背景技术】的描述可知，当晶体管的栅极与源极之间或者栅极与漏极之间的电压为顺偏，或者栅极与源极之间以及栅极与漏极之间的电压同时为顺偏时，晶体管的阈值电压会发生正向偏移，且偏移量会随着工作时间的增加而不断增大(如图11所示)。当一个晶体管的阈值电压发生正向偏移后，如果提供给晶体管的开启电压仍为正常情况下的开启电压，那么晶体管将不能正常开启，从而导致晶体管所在电路不能正常工作。
[0073]本发明的研究人员通过长期的研究测试发现，基于上述7T2C电路结构的栅极驱动电路进行高温高压可靠度测试实验之后，晶体管T2和T7的阈值电压偏移现象非常严重，导致所在的栅极驱动单元电路出现故障，不能正常地输出栅极信号。
[0074]如图12所示，为了解决上述问题，本发明的发明人对现有的栅极驱动单元电路做出改进，即在现有的栅极驱动单元电路中增设第三下拉单元60，用于在第三控制信号K3的作用下将驱动电压Q进一步下拉至小于第一参考电压Vssl的第二参考电压Vss2。具体地，第三下拉单元60包括:
[0075]晶体管T8，其控制极接收第三控制信号K3，第一极耦接存储电容Cl的第一电极，第二极接收第二参考电压Vss2，用于在第三控制信号K3的作用下，将驱动电压Q下拉至第二参考电压Vss2。
[0076]上述第三控制信号K3可以在垂直回扫期(vertical blanking interval)触发，使得所述第三下拉单元在垂直回扫期启动工作，将驱动电压Q下拉至第二参考电压Vss2。
[0077]其中，上述第二参考电压Vss2的电平可以根据具体的电路要求设定，由供电芯片提供，通常均为负电压。和第三控制信号K3的触发时间也根据具体的电路要求设定可以根据具体的电路要求设定。
[0078]对改进后的7T2C电路的节点电压再次进行分析。在垂直回扫期，晶体管T2和T7的源极电压为第一参考电压VssI，当第三下拉单元将驱动电压Q下拉至第二参考电压Vss2后，晶体管T2和T7的栅极电压为第二参考电压Vss2。由于第二参考电压Vss2小于第一参考电压Vssl，因此晶体管T2和T7的栅极和源极的电压差为负值，也即对晶体管T2和T7的栅极和源极之间施加了反相偏压。由薄膜晶体管的工作特性可知，对薄膜晶体管的栅极和源极或者栅极和漏极之间施加反相偏压，又或者对薄膜晶体管的栅极和源极以及栅极和漏极之间同时施加反相偏压，能够使薄膜晶体管阈值电压发生反向偏移。
[0079]综上所述，本发明通过利用第二单元，在垂直回扫期，对发生阈值电压正向偏移的薄膜晶体管的栅极和源极和/或栅极和漏极之间施加反相偏压，能够降低或者抵消之前(例如在第三时段)薄膜晶体管阈值电压的正向偏移，有效改善因此薄膜晶体管阈值电压偏移现象给栅极驱动电路造成的不良影响，增强了栅极驱动电路工作的可靠性。
[0080]需要说明的是，时间脉冲信号CK的低电平V1ot通常设置为第一参考电压Vssl，因此上述第二参考电压Vss2小于第一参考电压Vssl的工作条件,能够使晶体管T2的栅极电压小于漏极电压。但是如果时间脉冲信号CK的低电平V1ot没有按照常规设置，那么要使晶体管T2的栅极电压小于漏极电压，上述第二参考电压Vss2还应该同时小于时间脉冲信号CK的低电平V1ot。
[0081]此外，本发明还提供一种阵列基板的实施例，其上包括有上述栅极驱动电路。
[0082]另一发面，本发明还提供一种显示面板的实施例，其包括有上述阵列基板。
[0083]虽然本发明所披露的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。上述栅极驱动单元中的启动单元、储能单元、上拉单元、第一下拉单元和第二下拉单元等各单元及其各电路模块都可以在实施的形式上及细节上作任何的修改与变化，任何本发明所属【技术领域】内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，在实施的形式上及细节上所作的任何修改与变化，都应该在本发明的专利保护范围内，所以本发明的专利保护范围仍须以所附的权利要求书界定的范围为准。
【权利要求】
1.一种栅极驱动电路，其特征在于，包括多个栅极驱动单元，每级所述栅极驱动单元通过其耦接的栅极线输出一栅极信号，每级所述栅极驱动单元包括: 启动单兀，用于传输一启动信号； 储能单元，耦接所述启动单元的输出端，用于接收所述启动信号，在所述启动信号的作用下执行充电过程，输出一驱动电压； 上拉单元，耦接在所述储能单元的输出端和栅极线之间，用于接收所述驱动电压，在所述驱动电压以及一时间脉冲信号的作用下上拉所述栅极线上的栅极信号； 第一下拉单元，耦接所述储能单元和栅极线，用于在第一控制信号的作用下将所述驱动电压和栅极信号下拉至第一参考电压； 第二下拉单元，耦接所述储能单元和栅极线，用于在第二控制信号的作用下将所述驱动电压和栅极信号下拉至所述第一参考电压； 第三下拉单元，耦接所述储能单元，用于在第三控制信号的作用下将所述驱动电压下拉至小于所述第一参考电压的第二参考电压。
2.如权利要求1所述的栅极驱动电路，其特征在于:在垂直回扫期内，所述第三下拉单元在所述第三控制信号的作用下将所述驱动电压下拉至所述第二参考电压。
3.如权利要求1或2所述的栅极驱动电路，其特征在于:所述第二参考电压还小于所述时间脉冲信号的低电平电压。
4.如权利要求1或2所述的栅极驱动电路，其特征在于，所述第三下拉单元包括: 晶体管，其控制极接收所述第三控制信号，在所述第三控制信号的作用下，所述晶体管的第一极和第二极连通所述储能单元的输出端和所述第二参考电压。
5.如权利要求1或2所述的栅极驱动电路，其特征在于，所述第一下拉单元包括: 放电晶体管，其栅极接收所述第一控制信号，在所述第一控制信号的作用下，所述放电晶体管的源极和漏极连通所述储能单元的输出端和所述第一参考电压； 下拉晶体管，其栅极接收所述第一控制信号，在所述第一控制信号的作用下，所述下拉晶体管的源极和漏极连通所述栅极线和所述第一参考电压。
6.如权利要求1或2所述的栅极驱动电路，其特征在于，所述第二下拉单元包括: 控制模块，耦接所述储能单元，用于接收所述驱动电压，根据所述驱动电压、第一参考电压和时间脉冲信号，输出所述第二控制信号； 放电晶体管，其栅极耦接所述控制模块的输出端，用于接收所述第二控制信号，在所述第二控制信号的作用下，所述放电晶体管的源极和漏极连通所述储能单元的输出端和所述第一参考电压； 下拉晶体管，其栅极耦接所述控制模块的输出端，用于接收所述第二控制信号，在所述第二控制信号的作用下，所述下拉晶体管的源极和漏极连通所述栅极线和所述第一参考电压。
7.如权利要求6所述的栅极驱动电路，其特征在于，所述控制模块包括: 耦合电容，其第一电极接收所述时间脉冲信号，第二电极作为所述控制模块的输出端，耦接所述放电晶体管和下拉晶体管； 晶体管，其栅极耦接所述储能单元的输出端，接收所述驱动电压，在所述驱动电压的作用下，所述晶体管的源极和漏极连通所述电容器的第二电极和所述第一参考电压。
8.如权利要求1或2所述的栅极驱动电路，其特征在于，所述储能单元包括存储电容，其第一电极耦接所述启动单元的输出端，作为所述储能单元的输出端，第二电极耦接所述上拉单元与所述栅极线的电路连接中。
9.一种阵列基板，其特征在于:包括有如权利要求1~8任意一项所述的栅极驱动电路。
10.—种显示面板，其特征在 于:包括有如权利要求9所述的阵列基板。
【文档编号】G11C19/28GK103559868SQ201310477378
【公开日】2014年2月5日 申请日期:2013年10月12日 优先权日:2013年10月12日
【发明者】郭平昇 申请人:深圳市华星光电技术有限公司