集成电路结构的制作方法

本公开关于一种集成电路装置，且特别涉及一种集成电路结构。

背景技术：

于集成电路(integratedcircuits)中常使用静态随机存取存储器(sram)。静态随机存取记忆胞(sramcell)具有保存数据且无需更新(refreshing)的优点。随着集成电路的速度提升需求，静态随机存取记忆胞的读取速率(readspeed)与写入速率(writespeed)亦变的更为重要。然而，随着已经非常小的静态随机存取记忆胞尺寸的日益微缩，便很难实现上述需求。举例来说，形成静态随机存取记忆胞的字元线与位元线的金属导线的片电阻(sheetresistance)变的越来越高，且因此增加了静态随机存取记忆胞的字元线与位元线的阻-容延迟(rcdelay)情形，阻碍了读取速度与写入速度的改善。

当进入纳米世代时，基于主动区、多晶硅导线、与金属层的微影友善布局形状情形，以及亦基于速度改善用的较短位元线，分裂字元线(split-word-line)型静态随机存取记忆胞已逐渐流行。然而，于纳米世代中，静态随机存取记忆胞仍为更大，导致了两个问题。首先，各位元线需连结于静态随机存取记忆胞的更多列，如此导致更高的位元线金属耦合电容(bit-linemetalcouplingcapacitance)，且因此降低了不同位元线(位元线与位元线条)的差速(differentialspeed)。第二，亦需连结各字元线于更多行的静态随机存取记忆胞的，如此导致了较长字元线且因此恶化了电阻值。

技术实现要素：

依据一实施例，本公开提供了一种集成电路结构，包括：一静态随机存取记忆胞，包括一读取端口与一写入端口，其中该写入端口包括：一第一上拉金氧半导体装置与一第二上拉金氧半导体装置；及一第一下拉金氧半导体装置与一第二下拉金氧半导体装置，与该第一上拉金氧半导体装置及该第二上拉金氧半导体装置形成交错栓锁反相器；一第一金属层，具有位于该第一金属层内的一位元线、一第一cvdd导线与一第一cvss导线；一第二金属层，位于该第一金属层上，其中一写入字元线是位于该第二金属层内；及一第三金属层，位于该第二金属层上，其中一读取字元线是位于该第三金属层内。

依据另一实施例，本公开提供了一种集成电路结构，包括：一静态随机存取记忆胞，包括一读取端口与一写入端口，其中该写入端口包括：一第一上拉金氧半导体装置与一第二上拉金氧半导体装置；及一第一下拉金氧半导体装置与一第二下拉金氧半导体装置，与该第一上拉金氧半导体装置及该第二上拉金氧半导体装置形成交错栓锁反相器；一第一金属层，具有位于该第一金属层内的一位元线、一第一cvdd导线与一第一cvss导线；一写入字元线，位于该第一金属层上的一第二金属层内，其中该写入字元线包括：一条状部，具有横跨该静态随机存取记忆胞的均匀宽度；及一凸出部，具有位于该条状部的一侧上且与的连结；以及一读取字元线，其中该读取字元线是高于该写入字元线的两金属层。

依据又一实施例，本公开提供了一种集成电路结构，包括：一静态随机存取记忆胞，包括一读取端口与一写入端口，其中该写入端口包括：一第一上拉金氧半导体装置与一第二上拉金氧半导体装置；及一第一下拉金氧半导体装置与一第二下拉金氧半导体装置，与该第一上拉金氧半导体装置及该第二上拉金氧半导体装置形成交错栓锁反相器；一第一金属层，具有位于该第一金属层内且沿一第一方向延伸的一位元线、一第一cvdd导线与一第一cvss导线；一第二金属层，位于该第一金属层上，具有位于该第二金属层内且沿垂直于该第一方向的一第二方向延伸的一第二cvss导线；及一第三金属层，位于该第二金属层上，具有位于该第三金属层内且沿该第一方向延伸的一第三cvss导线，其中该第一cvss导线、该第二cvss导线、该第三cvss导线是电性内连以形成一电源网。

附图说明

图1显示了依据部分实施例的两端口八晶体管的静态随机存取记忆胞的电路图；

图2显示了依据部分实施例的一静态随机存取记忆胞内膜层的数个膜层的剖面图；

图3显示了依据部分实施例的两端口八晶体管的静态随机存取记忆胞的前段构件的布局；

图4显示了依据部分实施例的一态随机存取记忆胞内的读取字元线与写入字元线；

图5显示了依据部分实施例的于静态随机存取记忆胞内的具有凸出部的读取字元线与写入字元线；

图6显示了依据部分实施例的位于静态随机存取记忆胞内的迷你阵列物以及各别的字元线与cvss线；

第7-9图显示了依据部分实施例的于静态随机存取记忆胞内的金属导线的布局；

图10显示了依据部分实施例的两端口十晶体管的静态随机存取记忆胞的电路图；

图11显示了依据部分实施例的两端口十晶体管的静态随机存取记忆胞的前段构件的布局；

第12-13图显示了依据部分实施例的于静态随机存取记忆胞内的金属导线的布局；

图14显示了依据部分实施例的一静态随机存取记忆胞阵列之内与之外的cvss电源网的连结示意图；及

图15显示了依据部分实施例的一静态随机存取记忆胞阵列的位元线连结的示意图。

附图标记说明：

10～静态随机存取记忆胞

10a、10b、10c、10d～边界

10e～读取端口与写入端口结合处

14～主动区/鳍

16～栅极电极

18～栅极电极

20～主动区/鳍

34～主动区/鳍

38～栅极电极

40～主动区/鳍

42～源极/漏极接触插栓

44～栅极接触插栓

46～源极/漏极接触插栓

48～栅极接触插栓

49～主动区/鳍

51～栅极电极

53a、53b～介层物

54a、54b～接触插栓

102～cvdd节点

104～cvdd节点

106～cvss节点

108～cvss节点

110～储存时间节点

112～储存节点

vdd～正电压供应节点

vss～电源供应电压

pu-1～上拉晶体管

pu-2～上拉晶体管

pd-1～下拉晶体管

pd-2～下拉晶体管

pg-1～传递栅极晶体管

pg-2～传递栅极晶体管

rpd～读取下拉晶体管

rpd-1～读取下拉晶体管

rpd-1～读取下拉晶体管

rpg～读取传递栅极晶体管

rpg-1～读取传递栅极晶体管

rpg-2～读取传递栅极晶体管

w-wl～写入字元线

w-wl-a～条状部

w-wl-b～凸出部

w-bl～写入位元线

w-blb～写入位元线

r-bl～读取位元线

r-wl～读取字元线

via_0、via_1、via_2、via_3～介层物层

m1、m2、m3、m4～金属层

1^stcvdd～第一cvdd导线

1^stcvss～第一cvss导线

2^ndcvss～第二cvss导线

3^rdcvss～第三cvss导线

4^thcvss～第四cvss导线

sma-1～迷你阵列物

sma-2～迷你阵列物

wwld～写入端口字元线驱动器

rwld～读取端口字元线驱动器

gcvss～全局cvss导线

1^st-cvss-pml～第一cvss电源网导线

2^nd-cvss-pml～第二cvss电源网导线

3^rd-cvss-pml～第三cvss电源网导线

4^th-cvss-pml～第四cvss电源网导线

l1～长度

l2～长度

w1～宽度

w2～宽度

w3～宽度

w4～宽度

w5～宽度

w6～宽度

t2～厚度

t4～厚度

sa-1～感测放大器

sa-2～感测放大器

p_well～p型井区

n_well～n型井区

w-blnode～位元线节点

w-blbnode～位元线节点

wlcontact～字元线接触物

具体实施方式

为以下的公开内容提供许多不同的实施例或范例以实施本案的不同特征。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，若是本公开书叙述了一第一特征形成于一第二特征之上或上方，即表示其可能包含上述第一特征与上述第二特征是直接接触的实施例，亦可能包含了有附加特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与第二特征可能未直接接触的实施例。另外，以下公开书不同范例可能重复使用相同的参考符号及/或标记。这些重复是为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。

再者，为了方便描述附图中一元件或特征部件与另一(多)元件或(多)特征部件的关系，可使用空间相关用语，例如“在...之下”、“下方”、“较下部”、“上方”、“较上部”及类似的用语等。除了附图所绘示的方位之外，空间相关用语用以涵盖使用或操作中的装置的不同方位。所述装置也可被另外定位(例如，旋转90度或者位于其他方位)，并对应地解读所使用的空间相关用语的描述。再者，”由…所制成”的描述可解读为”包含”或”由…组成”的意思。

依据本公开的多个实施例提供了一种两端口静态随机存取记忆胞(two-portsramcell)及其相应的静态随机存取存储器胞(sramcell)内的金属导线布局。讨论了部分实施例的部分变化情形。于不同示意图及绘示范例之中，是采用相同标号以代表相同构件。

图1显示了依据本发明部分实施例的两端口八晶体管的静态随机存取记忆胞(two-porteight-transistorsramcell)10的一电路图。静态随机存取记忆胞10包括一读取端口(readport)及一写入端口(writeport)。读取端口包括为p型金氧半导体晶体管(pmostransistor)的上拉晶体管(pull-uptransistors)pu-1与pu-2，以及为n型金氧半导体晶体管(nmostransistor)的下拉晶体管(pull-downtransistors)pd-1与pd-2及传递栅极晶体管(passgatetransistor)pg-1与pg-2。传递栅极晶体管pg-1与pg-2的栅极是由决定静态随机存取记忆胞10是否被选择的写入字元线(writeword-line)w-wl所控制。上拉晶体管pu-1与pu-2及下拉晶体管pd-1与pd-2所形成的栓锁(latch)储存了一位元(bit)，其中此位元的互补值(complementaryvalues)则储存于储存时间节点(storagedatenode，sdnode)110与储存节点(storagenode)112处。经储存的位元可通过包括写入位元线(writebit-line)w-bl及写入位元线(writebit-line-bar)w-blb等互补位元线而写入至静态随机存取记忆胞10内。静态随机存取记忆胞10是通过具有正电源供应电压(亦称为vdd)的一正电压供应节点vdd而供电。静态随机存取记忆胞10亦连结于电源供应电压vss(亦称为vss)，其可为电性接地的。晶体管pu-1与pd-1形成一第一反相器(firstinverter)。晶体管pu-2与pd-2形成了一第二反相器(secondinverter)。第一反相器的输入(input)是连结于晶体管pg-1及第二反相器的输出(output)。第一反相器的输出是连结于晶体管pg-2及第二反相器的输入。

上拉晶体管pu-1与pu-2的源极是分别连结于cvdd节点102与cvdd节点104，其更连结于正电压供应节点(与导线)vdd。下拉晶体管pd-1与pd-2的源极则分别连结于cvss节点106与cvss节点108，其更连结于电源供应电压/导线vss。晶体管pu-1与pd-1的栅极是连结于晶体管pu-2与pd-2的漏极，其成了一连结节点，称为sd节点110。晶体管pu-2与pd-2的栅极是连结于晶体管pu-1与pd-1的漏极，其连结节点称为sd节点112。传递栅极晶体管pg-1的一源极/漏极区是于位元线节点w-blnode处连结了写入位元线w-bl。传递栅极晶体管pg-2的一源极/漏极区是于位元线节点w-blbnode处连结了写入位元线w-blb。

静态随机存取记忆胞10还包括一读取端口(readport)，其包括了串联的读取下拉晶体管(readpull-downtransistor)rpd与读取传递栅极晶体管(readpass-gatetransistor)rpg。晶体管rpg的栅极是连结于读取字元线(r-wl)。晶体管rpg的源极/漏极区是连结于读取字元线r-bl，其是连结于一局部感测电路(图6)。晶体管rpd的源极/漏极区是连结于cvss。

图2显示了静态随机存取记忆胞10内数个膜层的剖面图，此些膜层是形成于一半导体晶片或晶圆之上。值得注意的是，图2是示意地绘示了内连结构与晶体管的数个层别，而可能没有呈现出静态随机存取记忆胞10的确切剖面情形。内连结构包括一接触物层、一od层(在此od是代表主动区)、数个介层物层via_0层、via_1层、via_2层、及via_3层，及数个金属层m1层、m2层、m3层、与m4层。所绘示膜层各包括一或多个介电层及形成于其内的导电构件。位于同层的此些导电构件可具有大体相互水平的顶面、大体相互水平的底面，且可同时形成。接触层可包括用以连接晶体管(例如绘示的范例晶体管pu-1与pu-2)的栅极电极(标示为”gate”)与如via_0的一上方层别以及用以连接晶体管的源极/漏极与上方层别的源极/漏极接触物(标示为”contact”)的数个栅极接触物(亦称为接触插栓)。

图3显示了依据部分实施例的两端口八晶体管的静态随机存取记忆胞10的前段构件(front-endfeatures)的布局(layout)，其中前段构件包括了位于via_0层(图2)内及via_0层的下方层别内的构件。采用虚线绘示了静态随机存取记忆胞10的外部边界10a、10b、10c、与10d，其标示出一长方形区域。静态随机存取记忆胞10于x方向(列方向)上量测得到的一长度l1，以及于y方向(行方向)上量测得到的一宽度w1。依据本公开的部分实施例，l1/w1的比率(ratio)约大于3.5，且因此静态随机存取记忆胞10是于列方向上加长。

虚线10e是绘示以显示出读取端口与写入端口结合之处。n型井区n_well是位于静态随机存取记忆胞10的写入端口的中央，而两个p型井区p_well是位于n型井区n_well的相对侧。显示于图1内的cvdd节点102、cvdd节点104、cvss节点106、cvss节点108、写入位元线节点w-blnode、及写入位元线节点w-blbnode亦显示于图3中。

于写入端口(writeport)中，栅极电极16与可为鳍式的下方主动区20(位于n型井区内)形成上拉晶体管pu-1，而因此于下文中称为鳍20。栅极电极16更与可为鳍式的下方主动区14(位于n型井区左侧上的第一p型井区内)形成了下拉晶体管pd-1。栅极电极18与下方主动区14形成了传递栅极晶体管pg-1。栅极电极36与可为鳍式的下方主动区40(位于n型井区内)形成了上拉晶体管pu-2。栅极电极36更与可为鳍式的下方主动区(位于n型井区右侧上的第二p型井区内)34形成了下拉晶体管pd-2。栅极电极38与下方主动区34形成了传递栅极晶体管pg-2。依据本公开的部分实施例，传递栅极晶体管pg-1与pg-2、上拉晶体管pu-1与pu-2、及下拉晶体管pd-1与pd-2是为鳍式场效晶体管(finfet)。依据本公开的其他实施例，传递栅极晶体管pg-1与pg-2、上拉晶体管pu-1与pu-2、及下拉晶体管pd-1与pd-2是为平坦式金氧半导体晶体管装置(planarmosdevice)。

于读取端口内，栅极电极36延伸的更远，与于部分实施例中为半导体鳍的下方主动区49形成了读取下拉晶体管rpd。栅极电极51亦与下方主动区49形成了读取传递栅极晶体管rpg。

图3绘示了依据本公开部分实施例的两个鳍14(以及两个鳍34与两个鳍49)。依据其他实施例，可为单鳍、双鳍、三鳍、或更多用于晶体管的鳍。

如图3所示，sd节点110包括了位于接触物层(图2)处构件的源极/漏极接触插栓42以及栅极接触插栓44。接触插栓42是经过加长，且具有x方向上的纵长方向(longitudinaldirection)，其平行于栅极电极16与36的延伸方向。栅极接触插栓44包括位于栅极电极36上且与之电性连结的一部。依据本公开的部分实施例，栅极接触插栓44具有y方向上的纵长方向，其是垂直于x方向。于实体半导体晶圆上的静态随机存取记忆胞10的制作中，接触插栓42与44可形成为单一连续对接接触插栓(singlecontinuousbuttedcontactplug)。

sd节点112包括了源极/漏极接触插栓46以及栅极接触插栓48。栅极接触插栓48具有重叠于源极/漏极接触插栓46的一部。由于sd节点110可对称于sd节点112，故不在此重复描述栅极接触插栓48与源极/漏极接触插栓46的实施细节，而可分别参照栅极接触插栓44与源极/漏极接触插栓42的相关讨论。

图3亦绘示了连接于栅极电极18与38的写入字元线接触物(标示为w-wlcontact)。于附图中，各接触物(亦称为接触插栓)分别绘示为长方形加上位于长方形内x符号。再者，分别绘示为圆形加上位于圆形内x符号数个介层物(via)是位于下方的接触插栓上以分别接触之。使用加长的接触插栓54a与54b以分别连结下拉晶体管pd-1与pd-2的源极与cvss导线。加长的接触插栓54a与54b是分别为cvss节点106与108的一部。加长的接触插栓54a与54b具有平行于x方向的纵长方向，且可形成以重叠静态随机存取记忆胞10的边角(corner)。再者，加长的接触插栓54a与54b可更沿伸进入邻接静态随机存取记忆胞10的邻近的静态随机存取记忆胞内。

加长的接触插栓54b延伸进入读写端口与写入端口。加长的接触插栓54b是通过via_0层介层物53a或via_0层介层物53b或上述两者而连结位于m1层的cvss导线。如此，介层物53a与53b是绘示为虚线以显示其中的一可能省略或可能不被省略。于该处亦存在有如r-wlcontact的数个构件。此些构件的功能及对应的介层物及接触插栓可于图2中发现，而因此不再讨论。

图4显示了位于静态随机存取记忆胞10的m1层、m2层、m3层、m4层(图1)的金属导线。于描述中，金属导线的标号可遵循所在金属层而标示，其中各金属层是放置于括号内。如图4所示，第一cvdd导线1^stcvdd、第一cvss导线1^stcvss、第二cvss导线2^ndcvss、第三cvss导线3^rdcvss、写入位元线w-bl、写入位元线w-blb、及读取位元线r-bl是设置于m1层(图2)处，且具有平行于y方向(行方向)的纵长方向。如此，此些金属导线可延伸进入并连结位于同行的数个静态随机存取记忆胞内。亦可形成第二cvss导线2^ndcvss与第三cvss导线3^rdcvss中的一或两者，而因此第二cvss导线2^ndcvss与第三cvss导线3^rdcvss可采用虚线标示。相对的，可形成via_0层介层物53a与53b其中的一或两者，以连结上方的各第二cvss导线2^ndcvss与第三cvss导线3^rdcvss。

由于采用区域感测(localsensing)以量测读取位元线r-bl上的信号，读取位元线r-bl通常为极短的(举例来说，r-bl可为y方向上的静态随机存取记忆胞10的宽度的16倍或32倍)。另一方面，写入字源线w-bl是为全局位元线(globalbit-line)，且可具有等同于如静态随机存取记忆胞10(于y方向上)的宽度256倍的长度。如此，写入位元线w-bl的电阻值(resistance)较读取位元线r-bl来的重要，而w-bl导线的宽度w5可大于读取位元线r-bl的宽度w6以降低电阻值。依据部分实施例，w5/w6的比率可约大于1.2。

写入字元线w-wl与读取字元线r-wl是设置于不同金属层内，使得可最大化其宽度以降低电阻值。依据本公开的部分实施例，写入字元线w-wl是位于m2层(图2)，而读取字元线是位于m4层。依据部分实施例，于m4层与静态随机存取记忆胞10中，存在有单一r-bl而没有其他金属导线。依据部分实施例，r-wl的宽度w3与w-wl的宽度w4的比率w3/w4约大于1.5。由于读取操作可较写入操作施行的更多，设置读取字元线r-wl于较高金属层内且具有宽于写入位元线w-wl有利于改善静态随机存取记忆胞10的速度，而因此读取速度较写入速度来的重要。

由于写入字元线w-wl为长的，可增加w-wl所在处的m2层厚度以降低w-wl的电阻值。举例来说，请参照图2，增加m2层的厚度t2(等同于w-wl的厚度)，且可大于m4层的厚度t4(等同于r-wl的厚度)。t2/t4的示例比率约大于1.3。

图5绘示了依据本公开的部分实施例的写入字元线w-wl。写入字元线w-wl包括了条状部(stripportion)w-wl-a，其为延伸通过整个静态随机存取记忆胞10的具有长方形形状的条状物(strip)。写入字元线w-wl还包括位于条状部w-wl-a的一侧上的一凸出部(jogportion)w-wl-b。凸出部w-wl-b的形成造成了写入字元线w-wl的宽度的有利增加情形，而因此更减少了写入字元线w-wl的电阻值，造成字元线w-wl内阻-容延迟(rcdelay)的有利地减少情形。依据其他实施例，字元线w-wl包括了条状部w-wl-a但未包括凸出部w-wl-b。因此，凸出部w-wl-b是采用虚线绘示，以显示其可能存在或可能不存在的实施情形。

图6示意地绘示了依据部分实施例的cvss电源网(powermesh)。举例来说，静态随机存取记忆阵列包括绘示为迷你阵列物sma-1与迷你阵列物sma-2的数个迷你阵列物(miniarray)。各迷你阵列物具有多于四行或多于四列。迷你阵列sma-1与迷你阵列sma-2是为一区域感测电路(localsensingcircuit)lsc所相分隔，其作为感测(于读取操作中)各迷你阵列物的位元线的电压。此些迷你阵列物是连结于一写入端口字元线驱动器(write-portwldriver)wwld与一读取端口字元线驱动器(read-portwldriver)rwld。图6显示了全局cvss导线(globalcvsslines)gcvss是设置于m3层，且连结于m2层处的cvss导线scvss。如此，形成了cvss电源网。整体cvss导线至cvss带的连结可位于迷你阵列物的外侧。举例来说，如图6所示，此连结是位于迷你阵列物sma-1与迷你阵列物sma-2之间的空间内。

图7绘示了依据数个实施例的金属导线的布局。此些实施例相似于图4所示实施例，除了第一cvss电源网导线1^st-cvss-pml是形成于m2层内，且通过via_2介层物连结了位于m3层的第二cvss电源网导线2^nd-cvss-pml(其可相同于图6所示的全局cvss导线gcvss)。第一cvss电源网导线1^st-cvss-pml是连结于m1层的第一cvss导线1^st-cvss与第二cvss导线2^nd-cvss。值得注意的是，虽然“cvss电源网导线”与“cvss导线”之间的命名存在有差异，但皆为用于连结cvss电压的金属导线且可形成电源网，而其命名可相互交换。于图7所示实施例中，第一cvss电源网导线是位于静态随机存取记忆胞内，不同于图6所示的cvss条状物scvss。依据部分实施例，皆形成了图7内的第一cvss电源网导线1^st-cvss-pml与图6内的cvss条状物scvss。

图8绘示了依据部分实施例的金属导线的布局。此些实施例相似于图7内所示实施例，除了第二cvss电源网导线(位于m3内)是形成于静态随机存取记忆胞10的边界处，而因此为同一静态随机存取记忆阵列内的两邻近行的静态随机存取记忆胞10所共享。

图9绘示了依据部分实施例的金属导线的布局。此些实施例相似于图7内所示实施例，除了第三cvss电源网导线3^rd-cvss-pml是形成位于m3层内。第三cvss电源网导线3^rd-cvss-pml可形成于静态随机存取记忆胞10的边界，而因此为同一静态随机存取记忆阵列内的两邻近列的静态随机存取记忆胞10所分享。

图10绘示了依据部分实施例的两端口十晶体管的静态随机存取记忆胞(two-portten-transistorsramcell)10。静态随机存取记忆胞10的读取端口(readport)包括了一对读取下拉晶体管(readpull-downtransistor)rpd-1与rpd-2，以及一对读取传递栅极晶体管(readpass-gatetransisitor)rpg-1与rpg-2。晶体管rpd-1与rpd-2的栅极是分别连结于储存节点110与112。晶体管rpg-1的源极/漏极区是连结于读取位源线r-bl，而晶体管rpg-2的源极/漏极区是连结于读取位源线r-blb，其中位元线r-bl与r-blb是为互补位元线。晶体管rpg-1与rpg-2是连结于同一读取字源线r-wl。

图11显示了依据部分实施例的两端口十晶体管的静态随机存取记忆胞10的前段构件(front-endfeatures)的布局(layout)，其中前段构件包括了位于via_0层(图1)内及via_0层的下方层别内的构件。写入端口及位于写入端口右侧的读取端口(于下文中称为右侧读取端口)结合的布局大体相同于图3内所示情形。位于写入端口左侧的读取端口(于下文中称为左侧读取端口)大体相同写入端口右侧的读写端口，除了其位于写入端口的左侧外。再次地，于部分实施例中，静态随机存取记忆胞10的长度l2与宽度w2的比率大于3.5。此布局的详细情形可参照图3所示的实施例，而因此不在此重复描述。

图12绘示了形成于两端口十晶体管的静态随机存取记忆胞10内的m1层、m2层、m3层、m4层的金属导线。如图13所示，第一cvdd导线1^stcvdd、第一cvss导线1^stcvss、第二cvss导线2^ndcvss、第三cvss导线3^rdcvss、第四cvss导线4^thcvss、读取位元线r-bl及r-blb、写入位元线w-bl及w-blb是设置于m1层(图2)处，且具有平行于y方向的纵长方向。如此，可形成第二cvss导线2^ndcvss与第四cvss导线4^thcvss的一或全部，且因此第二cvss导线2^ndcvss与第四cvss导线4^thcvss可采用虚线标示。相对的，可形成via_0层介层物53a与53b其中的一或两者，以连结上方的各第二cvss导线2^ndcvss与第四cvss导线4^thcvss。可形成第三cvss导线3^rdcvss于m3层处，并连结于第一cvdd导线1^stcvdd。亦绘示了第一电源网导线1^st-cvss-pml、第二电源网导线2^nd-cvss-pml与第三电源网导线3^rd-cvss-pml并标示了对应的金属层。

相似于图4所示实施例，写入字元线w-wl与读取字源线r-wl是设置于不同金属层内，使得可最大化其宽度以降低电阻值。依据本公开的部分实施例，写入字元线w-wl是位于m2层(图2)，而读取字元线r-wl是位于m4层。亦依据部分实施例，于静态随机存取记忆胞10与m4层中，存在有单一读取位元线r-bl而没有其他金属导线。依据部分实施例，读取字元线r-wl的宽度w3与写入字元线w-wl的宽度w4的比率w3/w4大约1.5。

图13绘示了依据部分实施例的金属导线的布局。此些实施例相似于如图12所示实施例，除了第三cvss电源网导线3^rd-cvss-pml是形成于m4层内。第三cvss电源网导线3^rd-cvss-pml是位于静态随机存取记忆胞10的边界处，且因此为同一静态随机存取记忆阵列内的两邻近行的静态随机存取记忆胞10所共享。亦绘示了第一电源网导线1^st-cvss-pml与第二电源网导线2^nd-cvss-pml，并标示了对应的金属层。

图14示意地绘示了依据部分实施例的cvss电源网(powermesh)。举例来说，两端口十晶体管的静态随机存取记忆阵列物2p_10tsramarray包括位于m3层的第二cvss电源网导线2^nd-cvss-pml(亦请参照第12与13图)。于阵列物外侧的位置(例如绘示的顶侧与底侧)，第二cvss电源网导线2^nd-cvss-pml是连结于m2层处的cvss条状物scvss以及位于m4层的cvss条状物scvss。此外，位于m3层内的第二cvss电源网导线2^nd-cvss-pml亦可连结于m2层处的第一cvss电源网导线1^st-cvss-pml，其更连结于m1层的cvss导线cvss，其中m1层cvss导线延伸于y方向上。各别的连结可位于静态随机存取记忆阵列内。静态随机存取记忆阵列的字元线w-wl(m2)与r-wl(m4)是分别连结至一写入端口字元线驱动器wwld与一读取端口字源线驱动器rwld。

图15示意地绘示了用于两端口十晶体管的静态随机存取记忆阵列的位元线的连结机制。如图15所示，阵列物的写入位元线w-bl与w-blb是连结于感测放大器sa-1，其可为全局感测放大器(其中感测放大器sa-1是为阵列物的整行所分享)。阵列物的读取位元线r-bl及r-blb是连结于感测放大器sa-2，其可为一区域感测放大器(其中感测放大器sa-2是为同行内部分但非全部的静态随机存取记忆胞所分享)。静态随机存取记忆阵列的字元线w-wl(m2)及r-wl(m4)是分别连结于一写入端口字元线驱动器与一读取端口字元线驱动器。

本公开的实施例具有数个优点。通过形成读取字线r-wl与写入字元线w-wl成为不同的金属导线，可减少字元线的宽度，且亦可增加写入字元线的厚度，造成了读取字元线与写入字元线两者的电阻值的有利降低情形。字元线的凸出部的形成亦贡献了字元线的电阻值的降低。cvss电源网可包括位于m1层、m2层、m3层、m4层的数个部分，以改善对应的静态随机存取记忆阵列的表现。

依据本公开的部分实施例，一种集成电路结构包括一静态随机存取记忆胞，其包括一读取端口与一写入端口。该写入端口包括一第一上拉金氧半导体装置与一第二上拉金氧半导体装置，及一第一下拉金氧半导体装置与一第二下拉金氧半导体装置，与该第一上拉金氧半导体装置及该第二上拉金氧半导体装置形成交错栓锁反相器。该集成电路结构还包括一第一金属层，具有位于该第一金属层内的一位元线、一第一cvdd导线与一第一cvss导线。一第二金属层是位于该第一金属层上。一写入字元线是位于该第二金属层内。一第三金属层是位于该第二金属层上。一读取字元线是位于该第三金属层内。

依据本公开的部分实施例，一种集成电路结构包括一静态随机存取记忆胞，其包括一读取端口与一写入端口。该写入端口包括一第一上拉金氧半导体装置与一第二上拉金氧半导体装置，及一第一下拉金氧半导体装置与一第二下拉金氧半导体装置，与该第一上拉金氧半导体装置及该第二上拉金氧半导体装置形成交错栓锁反相器。该集成电路结构还包括一第一金属层，具有位于该第一金属层内的一位元线、一第一cvdd导线与一第一cvss导线。一写入字元线是位于该第一金属层上的一第二金属层内。该写入字元线包括一条状部，具有横跨该静态随机存取记忆胞的均匀宽度，及一凸出部，具有位于该条状部的一侧上且与的连结。一读取字元线，是高于该写入字元线的两金属层。

依据本公开的部分实施例，一种集成电路结构包括一静态随机存取记忆胞，其包括一读取端口与一写入端口。该写入端口包括一第一上拉金氧半导体装置与一第二上拉金氧半导体装置，及一第一下拉金氧半导体装置与一第二下拉金氧半导体装置，与该第一上拉金氧半导体装置及该第二上拉金氧半导体装置形成交错栓锁反相器。该集成电路结构还包括一第一金属层，具有位于该第一金属层内且沿一第一方向延伸的一位元线、一第一cvdd导线与一第一cvss导线。一第二金属层是位于该第一金属层上，具有位于该第二金属层内且沿垂直于该第一方向的一第二方向延伸的一第二cvss导线。一第三金属层是位于该第二金属层上，具有位于该第三金属层内且沿该第一方向延伸的一第三cvss导线，其中该第一cvss导线、该第二cvss导线、该第三cvss导线是电性内连以形成一电源网。

虽然本发明已以数个较佳实施例公开如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作任意的变动与润饰，因此本发明的保护范围当视后附的权利要求所界定者为准。