控制单元140可以将用于隐含预充电操作的隐含信号IMPRE激活。内部预充电信号发生单元基于激活的隐含信号MPRE来将内部预充电信号INT_PRE〈1>激活。存储体激活单元160可以基于激活的内部预充电信号INT_PRE〈1>来产生具有逻辑低电平的存储体激活信号RACT〈1>。随后，存储体操作控制单元140可以在经过第一延迟时间之后于T12时刻处产生第二激活信号IMACT，并且产生激活的激活操作信号ACTD。存储体激活单元160可以基于在T12时刻处被激活的激活操作信号ACTD来输出被激活成逻辑高电平的存储体激活信号RACT〈1>。在隐含信号頂PRE被激活的T4时刻处，地址传输单元可以锁存存储体地址BA1和行地址A1。在第二激活信号IMACT被激活的T12时刻处，存储体激活单元160接收锁存的存储体地址BA1，以及行地址锁存器单元170接收锁存的行地址A1。第二存储体的与行地址A1相对应的字线基于激活的存储体激活信号RACT〈1>来执行激活操作。
[0065]同样地，由于与第三存储体相对应的存储体激活信号RACT〈2>在T5时刻处处于逻辑高电平，所以在T5时刻处接收到的第一激活信号ACT可以表示存储体已经处于激活状态。因此，隐含信号MPRE在T6时刻处被激活。内部预充电信号发生单元基于在T6时刻处激活的隐含信号MPRE来将内部预充电信号INT_PRE〈2>激活。存储体激活单元160可以基于激活的内部预充电信号INT_PRE〈2>来产生具有逻辑低电平的存储体激活信号RACT〈2>。随后，存储体操作控制单元140可以在经过第一延迟时间之后的T14时刻处产生第二激活信号IMACT，并且产生激活的激活操作信号ACTD。存储体激活单元160可以基于在T14时刻处被激活的激活操作信号ACTD来输出被激活成逻辑高电平的存储体激活信号RACT〈2>。在隐含信号MPRE被激活的T4时刻处，地址传输单元可以锁存存储体地址BA2和行地址A2。在第二激活信号IMACT被激活的T14时刻处，存储体激活单元160接收锁存的存储体地址BA2，并且行地址锁存器单元170接收锁存的行地址A2。第三存储体的与行地址A2相对应的字线基于激活的存储体激活信号RACT〈2>来执行激活操作。
[0066]图4是图2中所示的隐含信号发生单元141的详图。
[0067]参见图4，隐含信号发生单元141可以由多个逻辑门形成。隐含信号发生单元141可以包括用于分别接收第一激活信号ACT、存储体选择信号ΒΑΚ0:15>和存储体激活信号RACT〈0:15>的与(AND)门。另外，隐含信号发生单元141可以包括用于接收AND门的输出信号作为其输入信号的或(0R)门。例如，当用于选择第一存储体的存储体选择信号ΒΑΚ0:15>被激活并且第一存储体处于激活状态时，存储体激活信号RACT〈0>被激活。如果第一激活信号ACT被接收到，则0R门接收具有逻辑高电平的输出信号。结果，隐含信号IMPRE被激活至逻辑高电平。此外，当用于选择第二存储体的存储体选择信号BAI〈1>被激活并且第二存储体未处于激活状态时，存储体激活信号RACT〈1>被去激活。如果第一激活信号ACT被接收到，则0R门可以不接收具有逻辑高电平的输出信号。结果，隐含信号IMPRE被去激活成逻辑低电平。
[0068]图5是图2中所示的延迟单元142的详图。
[0069]参见图5，延迟单元142可以由包括串联耦接的同步元件FF〈0:4>的移位寄存器电路形成。同步元件FF〈0:4>中的每个可以包括DQ触发器。延迟单元142与时钟信号CLK同步地延迟隐含信号頂PRE。相应的同步元件FF〈0:4>输出相应的信号IMACT〈0:4>。选择单元10可以接收信号IMACT〈0:4>，并且将基于设置信号TRP〈0:4>选中的一个信号作为第二激活信号IMACT输出。
[0070]此外，延迟单元142可以由包括同步元件FF〈0:4>的计数电路形成。
[0071]图6是图2中所示的地址传输单元144的详图。
[0072]参见图6，地址传输单元144可以由单步管道电路(one-step pipe circuit)形成。地址传输单元144可以包括:第一反相器单元144_1、锁存器单元144_2和第二反相器单元144_3。
[0073]地址传输单元144接收第一存储体地址LARA〈15:18>或者第一行地址TLA〈0:14>。第一反相器单元144_1可以基于隐含信号頂PRE来将第一存储体地址LARA〈15:18>或者第一行地址TLA〈0:14>反相、并且将反相的信号输出至锁存器单元144_2。锁存器单元144_2可以将被第一反相器单元144_1反相的第一存储体地址LARA〈15:18>或者第一行地址TLA〈0:14>锁存。第二反相器单元144_3可以响应于第二激活信号IMACT将被第一反相器单元144_1反相的锁存的第一存储体地址TLA〈0:14>或者第一行地址TLA〈0:14>反相，以及输出第二存储体地址ILARA〈15:18>或者第二行地址ITLA〈0:14>。尽管地址传输单元144被描述成被形成为单步管道电路，但是其可以被形成为多步管道电路以对第一存储体地址LARA〈15:18>或者第一行地址TLA〈0:14>执行先进先出(FIFO)操作。
[0074]根据本发明的实施例，半导体存储器件可以通过基于一个激活命令来执行隐含预充电操作和激活操作而用有限的带宽平稳地执行数据存取操作。
[0075]另外，在本发明的上述实施例中所述的逻辑门和晶体管可以根据输入信号的极性而被实现成具有不同的位置和类型。
[0076]尽管已经参照具体的实施例描述了本发明，但是对本领域技术人员显而易见的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
[0077]通过以上实施例可以看出，本申请提供了以下的技术方案。
[0078]技术方案1.一种存储体控制电路，包括:
[0079]隐含信号发生单元，其适于基于与多个存储体之中的处于激活状态的存储体相对应的第一激活信号来将隐含信号激活；以及
[0080]延迟单元，其适于将所述隐含信号延迟预定的时间，
[0081]其中，与所述第一激活信号相对应的所述存储体基于所述隐含信号被预充电，并且基于延迟的隐含信号被再次激活。
[0082]技术方案2.如技术方案1所述的存储体控制电路，还包括:
[0083]激活操作信号输出单元，其适于根据所述隐含信号，基于所述第一激活信号或将所述隐含信号延迟预定的时间而获得的第二激活信号来产生用于所述存储体的激活操作信号;
[0084]地址传输单元，其适于基于所述隐含信号来输出随着所述第一激活信号输入的地址。
[0085]技术方案3.如技术方案2所述的存储体控制电路，其中，所述地址传输单元基于所述隐含信号来暂时地储存所述地址，以及根据所述第二激活信号来输出储存的地址。
[0086]技术方案4.如技术方案1所述的存储体控制电路，其中，所述预定的时间对应于行预充电时间。
[0087]技术方案5.如技术方案2所述的存储体控制电路，其中，当所述隐含信号被去激活时，所述激活操作信号输出单元基于所述第一激活信号和所述第二激活信号来将所述激活操作信号激活，以及
[0088]当所述隐含信号被激活时，所述激活操作信号输出单元将所述激活操作信号去激活。
[0089]技术方案6.—种半导体存储器件，包括:
[0090]多个存储体；
[0091]存储体操作控制单元，其适于:接收第一激活信号和存储体信息，以及基于所述多个存储体之中的与所述存储体信息相对应的存储体是否被激活，将用于与所述存储体信息相对应的存储体的激活操作的第一激活操作信号激活、或者将用于所述存储体的预充电操作的隐含信号激活并且接着在经过预定的时间之后将用于所述存储体的激活操作的第二激活操作信号激活；
[0092]内部预充电信号发生单元，其适于基于预充电信号或者所述隐含信号来产生内部预充电信号；以及
[0093]存储体激活单元，其适于:基于所述第一激活操作信号来将所述多个存储体之中的处于去激活状态的存储体激活，或者基于所述内部预充电信号来将所述多个存储体之中的处于激活状态的存储体去激活并且然后基于所述第二激活操作信号来将去激活的存储体激活。
[0094]技术方案7.如技术方案6所述的半导体存储器件，其中，所述存储体操作控制单元当与所述存储体信息相对应的存储体被去激活时将所述第一激活操作信号激活，以及
[0095]所述存储体操作控制单元在经过所述预定的时间之后将所述第二激活操作信号激活，以及当与所述存储体信息相对应的存储体被激活时将所述隐含信号激活。
[0096]技术方案8.如技术方案6所述的半导体存储器件，其中，所述存储体激活单元基于所述第一激活操作信号和所述第二激活操作信号、或者所述内部预充电信号来产生存储体激活信号，所述存储体激活信号表示与所述存储体信息相对应的存储体是否被激活。
[0097]技术方案9.如技术方案8所述的半导体存储器件，其中，所述存储体激活单元基于