的存储的多个存储单元。在这种情况下，大多以由存储阵列或比存储阵列小的单位划分出的存储器模块单位而另外配置在闪存模块6内。
[0063]易失性存储单元MC1、MC2例如是图5的(a)例示的分栅型闪存元件。该存储元件具有在源极-漏极区域之间的沟道形成区域上经由栅绝缘膜配置的控制栅极CG和存储栅极MG。在存储栅极MG与栅绝缘膜之间配置有氮化硅等的电荷陷阱区域(SiN)。选择栅极侧的源极或漏极区域与位线BL连接，存储栅极侧的源极或漏极区域与源极线SL连接。
[0064]在降低存储单元的阈值电压Vth时，设为BL = H1-Z(高阻抗状态)，CG = 1.5V，MG =-1OV，SL = 6，WELL = O V，通过阱区(WELL)与存储栅极MG之间的强电场，将电子从电荷陷阱区域(SiN)拉到阱区(WELL)。该处理单位设为共同具有存储栅极MG的多个存储单元。
[0065]在提高存储单元的阈值电压Vth时，设为BL = 0V，CG=1.5V，MG=10V，SL = 6，WELL= 0V，通过使写入电流从源极线SL流向位线，将在控制栅极CG与存储栅极MG的边界部分产生的热电子注入电荷陷阱区域(SiN)。电子的注入是通过是否使位线电流流过来决定的，因此，以比特为单位对该处理进行控制。
[0066]以1=1.5￥、06=1.5￥、]\^= 0￥、51^ = 0￥、'^1^ = 0￥来进行读取。若存储单元的阈值电压Vth降低，则存储单元变为打开状态，若阈值电压Vth提高，则变为关闭状态。
[0067]存储元件并不限定于分栅型闪存元件，还可以是图5的(b)、(c)例示的叠栅型闪存元件。该存储元件通过在源极-漏极区域之间的沟道形成区域上经由栅绝缘膜堆叠浮置栅极FG和控制栅极WL而构成。图5的(b)通过热载流子写入方式提高阈值电压Vth，并通过向阱区WELL释放电子来降低阈值电压Vth。图5的(c)通过FN穿隧写入方式提高阈值电压Vth，并通过向位线BL释放电子来降低阈值电压Vth。
[0068]对上述的存储栅极MG、控制栅极CG、源极线SL、WELL、位线BL施加的电压是通过闪存定序器7的控制而由电源电路(VPG) 31生成并供给的。
[0069]在以下说明中，以分栅型闪存元件作为存储元件来进行说明。
[0070]基于由非易失性存储单元MC1、MC2构成的一个双单元的信息存储是通过在非易失性存储单元MC1、MC2中保存互补数据来进行的。
[0071]即，存储单元MC1、MC2能够分别保存单元数据“I”(低阈值电压状态；阈值电压比擦除验证电平小的状态)或单元数据“O”(高阈值电压状态；阈值电压在擦除验证电平以上的状态)。
[0072]如图6的(a)所示，双单元数据“O”是正单元MCl保存单元数据“O”、负单元MC2保存单元数据“I”的状态。如图6的(b)所示，双单元数据“I”是正单元MCl保存单元数据“I”、负单元MC2保存单元数据“O”的状态。如图6的(c)所示，双单元的正单元MCl及负单元MC2共同保存单元数据“I”的状态为初始化状态，双单元数据不确定。初始化状态也称为空白擦除状
??τ O
[0073]将从双单元数据为“O”的状态及双单元数据为“I”的状态变成初始化状态称为双单元数据的擦除。另外，将从初始化状态变成双单元数据为“I”保存状态或双单元数据为“O”保存状态称为通常的写入。
[0074]在擦除双单元数据时，先进行将正单元MCl和负单元MC2双方的单元数据设为“O”的处理(称为预写)，再进行施加擦除脉冲来将双方的单元数据设为“I”的处理。在预写时，针对正单元MCl和负单元MC2双方，使所施加的电压比通常写入时小、或者使施加写入脉冲的期间缩短，由此，进行比通常写入时弱的写入。在预写时，阈值电压小的存储单元的阈值电压增加量比在通常写入时的阈值电压Vth的增加量小。实施预写的目的是为了缩小正单元MCI与负单元MC2之间的擦除压力的偏差，以抑制保持(re tent i on)特性的恶化。在预写时施加比在图5所示的一般的通常写入(Vth增加)时的电压小的电压，以使预写造成的压力与通常写入所造成的压力相比不会变大。
[0075]图7的(a)是表示在擦除双单元数据“O”时的时序的图。
[0076]如图7的(a)所示，在执行双单元数据“O”的擦除的情况下，通过预写使两个单元成为共同保存单元数据“I”的初始化状态，但由于在擦除前正单元MCl的阈值电压Vth比负单元MC2的阈值电压Vth大，所以可想到在擦除后也维持该关系的可能性。若在维持该关系的状态下实施读取，则尽管是初始化状态，正单元MCl与负单元MC2的阈值电压Vth仍存在差异，因此，有可能并非读取出不确定值而是读取出实质上与在此之前的双单元数据“O”相等的数据“O”。
[0077]图7的(b)是表示在擦除双单元数据“I”时的时序的图。
[0078]如图7的(b)所示，在执行双单元数据“I”的擦除的情况下，通过预写使两个单元成为共同保存单元数据“I”的初始化状态，但由于在擦除前负单元MC2的阈值电压Vth比正单元MCl的阈值电压Vth大，所以可想到在擦除后也维持该关系的可能性。若在此之前的双单元数据状态下实施读取，则尽管是初始化状态，正单元MCl与负单元MC2的阈值电压Vth仍存在差异，因此，有可能并非读取出不确定值而是读取出实质上与在此之前的双单元数据“I”相等的数据“I”。
[0079]尽管以上述方式进行了擦除，但在每次读取时没有读取出数据不确定的不确定值，而是以高概率读取出与在此之前的双单元数据相等的数据，则可能会造成安全上的问题。在本发明的实施方式中，以解决有这种可能性的问题为目的。
[0080]在图4代表性地示出的双单元的存储单元MC1、MC2中，存储栅极MG与共用的存储栅极选择线MGL连接，控制栅极CG与共用的字线WL连接。实际上多个双单元按矩阵配置，并以行方向上的排列单位与对应的存储栅极选择线MGL及字线WL连接。
[0081 ]存储单元MC1、MC2以列为单位与副位线SBL连接，并经由副位线选择器20而与写入系统主位线WMBL连接。在写入系统主位线WMBL上，分别通过副位线选择器20层次化地连接有多条副位线SBL。将层次化成副位线SBL的单位称为存储簇(memory mat)。源极线SL与接地电压Vss连接。存储单元MCl的副位线SBL在每个存储簇上经由读取列选择器22与层次读出放大器SA的一个输入端子连接。存储单元MC2的副位线SBL在每个存储簇上经由读取列选择器22与层次读出放大器SA的另一个输入端子连接。
[0082]字线WL通过第一行解码器(RDEC1)24进行选择。存储栅极选择线MGL及副位线选择器20通过第二行解码器(RDEC2)25进行选择。由第一行解码器24及第二行解码器25进行的选择动作在读取访问中依据于向HACSP供给的地址信息等，在数据的写入动作及初始化动作中依据于向LACSP供给的地址信息等。层次读出放大器SA的输出经由输出缓冲器(OBUF)26而与高速总线HBUS的数据总线HBUS_D连接。
[0083]写入系统主位线WMBL设定为根据写入锁存电路54的锁存数据而选择性地供写入电流流过。写入锁存电路54由改写列选择器28进行选择。由改写列选择器28选择的改写系统主位线WMBL与验证读出放大器VSA连接。验证读出放大器VSA的输出及写入锁存电路54与和外设总线PBUS的数据总线(PBUS_D)接口连接的输入输出电路(10BUF)29连接。
[0084]改写列选择器28通过列解码器(CDEC)30进行选择。列解码器30的选择动作依据于向LACSP供给的地址信息等。
[0085]电源电路(VPG)31生成读取、写入、初始化所需的各种动作电压。定时发生器(TMG)32根据从CPU2等向HACSP供给的访问选通信号、从FSQC7向LACSP供给的访问命令等，生成用于规定内部动作时间的内部控制信号。
[0086]闪存的控制部由FSQC7和定时发生器32构成。
[0087](双单元数据的读取)
[0088]图8是表示第二实施方式的双单元数据的读取系统、写入系统、擦除系统的具体电路结构的图。作为写入系统的主位线，例示了WMBL_0P?丽BL_3P、WMBL_0N?丽BL_3N这八条，而作为与之连接的存储簇，例示了一个存储簇。虽未特别限定，但作为副位线配置有SBL_0P?SBL_7P、SBL_0N?SBL_7N，相对于一条写入系统主位线WMBL分配有两条副位线SBL0
[0089]关于存储单元MC1、MC2，对省略了图示的副位线SBL标注的附图标记中的数字后缀表示双单元的列编号。字母后缀P表示与双单元中的一个存储单元MCl (正单元)连接的副位线，后缀N表示与双单元中的另一个存储单元MC2(负单元)连接的副位线。对写入主位线WMBL标注的附图标记中的字母后缀P表示与双单元的正单元MCI连接的写入主位线，后缀N表示与双单元的负单元MC2连接的写入主位线，数字后缀表示对应的双单元的列编号中较小的列编号。
[0090]对读取列选择器22进行开关控制的选择信号YRON?YR7N选择双单元的列编号相等的一对副位线SBL，将所选择的正单元侧的副位线SBL_ i P和负单元侧的副位线SBL_ i N与层次读出放大器SA的差动输入端子连接。层次读出放大器SA在差动输入端子上分别具有电流源晶体管(未图示)，并在读取动作中将电流源晶体管激活。若在读取动作中通过字线选择双单元，则所选的双单元的正单元MCl和负单元MC2根据所存储的双单元数据互补地进行开关动作，由此，在层次读出放大器SA的差动输入端子上形成电位差。通过由层次读出放大器SA放大该电位差，来向读取系统主位线RMBL输出双单元数据。
[0091]在通过上述双单元的列编号配置和基于读取列选择器22的副位线的选择形态由读取列选择器22选择的一对副位线之间，配置有当时未选择的其他副位线。
[0092]读取系统放电电路40是根据放电信号DCRO、DCR1将副位线SBL选择性地与接地电压Vss连接的电路，其将未被副位线选择器20选择的副位线SBL与接地电压Vss连接。
[0093](双单元数据的通常写入)
[0094]向与分配给正单元MCl的主位线丽BL_iP(i = 0?3)相对应的写入锁存电路54Pi，由改写列选择器28选择并供给从数据总线非反转信号线PSL供给的写入数据。
[0095]向与分配给负单元MC2的主位线丽BL_iN(i = 0?3)相对应的写入锁存电路54Ni，由改写列选择器28选择并供给从数据总线PBUS_D向反转信号线NSL供给的反转写入数据。ENDT是向信号线PSL、NSL输入写入数据的输入栅极信号。
[0096]分配给正单元MCl的主位线WMBL_iP(i = O?3)经由改写列选择器28均与非反转验证信号线PVSL连接。分配给负单元MC2的主位线WMBL_iN(i = 0?3)经由改写列选择器28均与反转验证信号线NVSL连接。
[0097]对改写列选择器28进行开关控制的写选择信号YWO?YW3将双单元的列编号相等的一对主位线WMBL_jP、WMBL_jN(j = 0?3中的某一个)与信号线PSL、NSL连接，另外，将与之对应的写入锁存电路54P j、54N j与信号线PSL、NSL连接。
[0098]在通常的写入动作中，从数