值电压增加所需的压力。
[0221]图19的(b)是双单元数据为“O”的情况的例子。
[0222]可知通过第一阶段前半部分的双单元数据的读取，使得双单元数据为“O”，正单元MCl与负单元MC2相比阈值电压Vth较小。通过第一阶段后半部分的向有验证的选择单元的写入，使得正单元MCl的阈值电压Vth增加。其结果是，正单元MCl的阈值电压Vth与负单元MC2的阈值电压Vth之差缩小。因此，在擦除处理后的空白擦除状态下，正单元MCl与负单元MC2的阈值电压Vth之差变得非常小，所读取的数据变成“O”或“I”随机变动的值。其结果是，能够防止读取出双单元数据擦除前双单元保存的数据“O”。另外，在第一阶段中，由于不使负单元MC2的阈值电压Vth增加，所以能够降低为了使阈值电压增加所施加的压力。
[0223][第五实施方式]
[0224]图20是表示第五实施方式的双单元数据的擦除处理的步骤的流程图。
[0225]首先，闪存定序器7设定擦除对象区域(步骤S401)。
[0226]接着，闪存定序器7对步骤S402?S405的无验证双单元的写入进行控制。步骤S402?S405的处理与图15的步骤S202?S205的处理相同，因此不再重复说明。
[0227]然后，闪存定序器7读取擦除对象区域的双单元数据(步骤S406)。步骤S406的处理与图18的步骤S302的处理相同，因此不再重复说明。
[0228]接着，闪存定序器7对步骤S407?S411的有验证的选择单元的写入进行控制。步骤S407?S411的处理与图18的步骤S303?S307的处理相同，因此不再重复说明。
[0229]接着，闪存定序器7控制擦除处理(步骤S107)。
[0230]图21是表示第五实施方式中的、基于双单元数据的擦除的正单元MCl与负单元MC2的阈值电压Vth的变化的例子的图。
[0231]图21的(a)是双单元数据为“I”的情况的例子。
[0232]通过第一阶段的第一个步骤的向无验证双单元的写入，使得正单元MCl和负单元MC2的阈值电压Vth增加。可知通过第一阶段的第二个步骤的双单元数据的读取，使得双单元数据为“I”，负单元MC2与正单元MCl相比阈值电压Vth较小。通过第一阶段的第三个步骤的向有验证的选择单元的写入，使得负单元MC2的阈值电压Vth进一步增加。其结果是，使得正单元MCl的阈值电压Vth与负单元MC2的阈值电压Vth之差缩小。因此，在擦除处理后的空白擦除状态下，正单元MCl与负单元MC2的阈值电压Vth之差变得非常小，所读取的数据变成“O”或“I”随机变动的值。其结果是，能够防止读取出双单元数据擦除前双单元保存的数据“I”。另外，在第一阶段中，由于不使正单元MCl的阈值电压Vth增加，所以能够降低为了使阈值电压增加所施加的压力。
[0233]图21的(b)是双单元数据为“O”的情况的例子。
[0234]通过第一阶段的第一个步骤的向无验证双单元的写入，使得正单元MCl和负单元MC2的阈值电压Vth增加。可知通过第一阶段的第二个步骤的双单元数据的读取，使得双单元数据为“O”，正单元MCl与负单元MC2相比阈值电压Vth较小。通过第一阶段的第三个步骤的向有验证的选择单元的写入，使得正单元MCl的阈值电压Vth进一步增加。其结果是，使得正单元MCl的阈值电压Vth与负单元MC2的阈值电压Vth之差缩小。因此，在擦除处理后的空白擦除状态下，正单元MCl与负单元MC2的阈值电压Vth之差变得非常小，所读取的数据变成“O”或“I”随机变动的值。其结果是，能够防止读取出双单元数据擦除前双单元保存的数据“O”。另外，在第一阶段中，由于不使负单元MC2的阈值电压Vth增加，所以能够降低为了使阈值电压增加所施加的压力。
[0235]本发明并不限定于上述实施方式，还包括例如以下变形例。
[0236](I)切换控制
[0237]在本发明的实施方式中，当接收到双单元数据的擦除要求之后对第一阶段处理的执行进行控制，以使第一存储元件102和第二存储元件103双方或一方的阈值电压增加，直到第一存储元件102和第二存储元件103的阈值电压变成规定的写入验证电平。但本发明并不限定于上述第一阶段的处理。
[0238]例如，作为第一阶段的处理，半导体器件还能具备上述第一阶段的功能、和利用图7说明的预写(无验证双单元弱的写入)功能两者，对于执行哪个功能能够进行切换。
[0239]以上，基于实施方式对由本发明人提出的发明进行了具体说明，但本发明并不限定于实施方式，在不脱离其要旨的范围内能够进行各种变更。
[0240]附图标记说明
[0241]I微型计算机(MCU)，2中央处理装置(CPU)，3直接内存存取控制器(DMAC)，4总线接口电路(BIF)，5随机存取存储器(RAM)，6闪存模块(FMDL)，7闪存定序器(FSQC)，8、9外部输入输出端口(PRT)，10计时器(TMR)，11时钟脉冲发生器(CPG)，19、100存储阵列(MARY)，20副位线选择器，22读取列选择器，24第一行解码器(RDECl)，25第二行解码器(RDEC2)，28改写列选择器，29输入输出电路(1BUF)，30列解码器(CDEC)，31电源电路(VPG )，32定时发生器(TMG)，40读取系统放电电路，41写入系统放电电路，281、291设置部，82、92数据输入部，83、93数据保存部，84、94设定部，90擦除验证电路，100半导体器件，101存储阵列，102第一存储元件，103第二存储元件，104双单元，105控制电路，54P1、54Ni写入锁存电路，Pl?P6 P沟道MOS晶体管，N2?N8、N21、N25N沟道MOS晶体管，IVl?IVlO反相器，SW1、SW2开关，VSA_P、VSA_N、ESA_P0?ESA_PM、ESA_N0?ESA_NM验证读出放大器，PVSL、NVSL验证信号线，PSL、NSL信号线，HACSP高速访问端口，LACSP低速访问端口，MC1、MC2非易失性存储单元，WMBL写入用的主位线，WMBL_0P?WMBL_3P正单元侧的主位线，WMBL_0N?WMBL_3N负单元侧的主位线，SBL副位线，SBL_0P?SBL_7P正单元侧的副位线，SBL_0N?SBL_7N负单元侧的副位线，WL字线，MGL存储栅极选择线，HBUS高速总线，服^_0高速数据总线，I3BUS外设总线，PBUS_D外设数据总线，LGO?LGM、LGA与门。
【主权项】
1.一种半导体器件，其特征在于， 具备: 包含多个双单元的存储阵列，所述双单元因阈值电压的不同而保存二进制数据，且由各自能够电改写的第一存储元件和第二存储元件构成；以及 控制部，其在接收到所述双单元数据的擦除要求之后，对第一阶段处理的执行进行控制，在所述第一阶段处理中，使所述第一存储元件和所述第二存储元件双方或一方的阈值电压增加，直到所述第一存储元件的阈值电压和所述第二存储元件的阈值电压成为规定的写入验证电平， 所述控制部在执行所述第一阶段处理之后，对第二阶段处理的执行进行控制，在所述第二阶段处理中，使所述第一存储元件的阈值电压和所述第二存储元件的阈值电压均减少，直到所述第一存储元件的阈值电压和所述第二存储元件的阈值电压成为规定的擦除验证电平。2.根据权利要求1所述的半导体器件，其特征在于， 所述半导体器件具备验证用读出放大器， 所述控制部在所述第一阶段处理中使所述第一存储元件的阈值电压和所述第二存储元件的阈值电压均增加，并且使所述验证用读出放大器对所述第一存储元件的阈值电压与所述写入验证电平进行比较、且对所述第二存储元件的阈值电压与所述写入验证电平进行比较。3.根据权利要求1所述的半导体器件，其特征在于， 所述半导体器件具备验证用读出放大器， 所述控制部在所述第一阶段处理中，以将使所述第一存储元件的阈值电压和所述第二存储元件的阈值电压均增加的处理执行规定次数的方式进行控制，之后，使所述第一存储元件和所述第二存储元件中预先决定的一方存储元件的阈值电压增加，并且使所述验证用读出放大器对所述一方存储元件的阈值电压与所述写入验证电平进行比较。4.根据权利要求1所述的半导体器件，其特征在于， 所述半导体器件具备验证用读出放大器， 所述控制部在所述第一阶段处理中，以执行读取所述双单元数据的处理的方式进行控制，之后，使所述第一存储元件和所述第二存储元件中根据被读取出的所述双单元数据而选择的存储元件的阈值电压增加，并且使所述验证用读出放大器对被选择的所述存储元件的阈值电压与所述写入验证电平进行比较。5.根据权利要求1所述的半导体器件，其特征在于， 所述半导体器件具备验证用读出放大器， 所述控制部在所述第一阶段处理中，以将使所述第一存储元件的阈值电压和所述第二存储元件的阈值电压均增加的处理执行规定次数的方式进行控制，之后，以执行读取所述双单元数据的处理的方式进行控制，之后，使所述第一存储元件和所述第二存储元件中根据被读取出的所述双单元数据而选择的存储元件的阈值电压增加，并且使所述验证用读出放大器对被选择的所述存储元件的阈值电压与所述写入验证电平进行比较。6.根据权利要求3或5所述的半导体器件，其特征在于， 所述控制部在被执行了所述规定次数的、使所述第一存储元件的阈值电压和所述第二存储元件的阈值电压均增加的处理中，以使阈值电压小的存储元件的阈值电压的增加量成为比在通常写入时更小的方式，来控制对所述第一存储元件和所述第二存储元件施加的电压，O7.一种半导体器件，其特征在于， 具备: 包含多个双单元的存储阵列，所述双单元因阈值电压的不同而保存二进制数据，且由各自能够电改写的第一存储元件和第二存储元件构成；以及 控制部，其在接收到所述双单元数据的擦除要求之后，对第一阶段处理和之后的第二阶段处理的执行进行控制， 所述控制部在所述第一阶段处理中，以将使所述第一存储元件的阈值电压和所述第二存储元件的阈值电压均增加的处理执行规定次数的方式进行控制，之后，以将使所述第一存储元件和所述第二存储元件中预先决定的一方存储元件的阈值电压增加的处理执行规定次数的方式进行控制， 在所述第二阶段处理中，对第二阶段处理的执行进行控制，使所述第一存储元件的阈值电压和所述第二存储元件的阈值电压均减少，直到所述第一存储元件的阈值电压和所述第二存储元件的阈值电压成为规定的擦除验证电平。
【专利摘要】控制电路(105)在接收到双单元数据的擦除要求之后对第一阶段处理的执行进行控制，在第一阶段处理中，使第一存储元件(102)和第二存储元件(103)双方或一方的阈值电压增加，直到第一存储元件(102)和第二存储元件(103)的阈值电压成为规定的写入验证电平。控制电路(105)在第一阶段处理执行完之后对第二阶段处理的执行进行控制，在第二阶段处理中，使第一存储元件(102)和第二存储元件(103)的阈值电压均减少，直到第一存储元件(102)和第二存储元件(103)的阈值电压成为规定的擦除验证电平。
【IPC分类】G11C16/04, G11C16/02, G11C16/06
【公开号】CN105518791
【申请号】CN201380078865
【发明人】西山崇之
【申请人】瑞萨电子株式会社
【公开日】2016年4月20日
【申请日】2013年8月15日
【公告号】EP3035337A1, US20160180957, WO2015022743A1