用于改进的亚阈值mosfet性能的i形栅极电极的制作方法

用于改进的亚阈值mosfet性能的i形栅极电极的制作方法
【专利摘要】本发明揭示具有减少的亚阈值传导的金属氧化物半导体MOS晶体管，以及其制造方法。在这些晶体管中制造具有某一形状和尺寸的晶体管栅极结构以从隔离电介质结构与晶体管有效区域之间的界面重叠到有效区上。最小沟道长度传导因此在隔离到有效界面处不可用，而是大体上加长了沿着所述界面的沟道长度，从而减少断开状态传导。
【专利说明】用于改进的亚阈值MOSFET性能的I形栅极电极
[0001]相关申请案的交叉参考
_2] 关于联邦赞助的研究或开发的申明
【技术领域】【背景技术】
[0003]本发明处于集成电路领域。本发明的实施例更具体地针对金属氧化物半导体(MOS)晶体管。
[0004]许多现代电子装置和系统现在包含相当强的计算能力来对广泛范围的功能和有用的应用进行控制和管理。如此项技术中基本的，实现晶体管和其它固态装置的结构的物理特征大小的大小的减小实现了每单位“芯片”面积更多的电路功能的更大集成，或相反地，给定电路功能消耗更小的芯片面积。由于此微型化趋势，给定成本的集成电路的能力已极大地提闻。
[0005]如此项技术中基本的，MOS晶体管理想上在低于晶体管阈值电压的栅极-源极电压下传导非常低的漏极电流。由MOS晶体管在漏极-源极偏压下但在低于阈值电压的栅极电压下传导的漏极电流一股在数字电路中并不合意，尤其在对电力消耗敏感的应用中，例如移动装置、可植入医疗装置和其它靠电池供电的系统。近年来，例如电压参考电路等某些模拟电路实施通过设计被偏置在亚阈值区中的MOS晶体管，以便在低电力供应电压下传导低电平的电流，同时仍提供稳定的输出参考电压。在这些电路应用中的每一者中，需要最小的亚阈值传导。
[0006]MOS晶体管的另一非理想特性在此项技术中被称作“ Ι/f ”噪声，或“闪烁”噪声，其涉及装置漏极电流中的频率相依随机变化。闪烁噪声一股在强反相(饱和)和弱反相(亚阈值)两者下出现在MOS晶体管中。MOS晶体管闪烁噪声表现为电路性能与设计的偏差。举例来说，信号处理和通信背景中的闪烁噪声表现为相位噪声(即，周期性信号的相位中的随机波动)，或当在时域中表达时是“抖动”。已观察到，具有亚阈值偏置的MOS晶体管的模拟电路尤其容易发生闪烁噪声。
[0007]近年来的半导体技术的进步已经使得能够将最小装置特征大小(例如，栅极电极的宽度)缩减到深度子微米范围。现有技术MOS晶体管栅极宽度现在是四分之一微米级。尤其在这些子微米装置中，通过通常被称作反向窄宽度效应(“INWE”)的机制使亚阈值行为降级，其中阈值电压随着更窄的沟道宽度而变得更低。已经观察到，此效应集中在晶体管沟道的边缘处，尤其在下伏于栅极电极的有效-场边缘处。
[0008]图1a和Ib说明容易受到INWE影响的常规η沟道MOS晶体管2的构造。晶体管2形成于半导体衬底4的表面的有效区处，所述有效区被隔离电介质结构5围绕。在图1a的平面图中，源极/漏极区6是此有效区的可见部分，其还包含下伏于栅极结构8的衬底4的表面。通常由多晶硅、金属，或导电性金属化合物形成的栅极结构8在有效区的表面处覆盖栅极电介质7 (图1b)，且延伸到隔离电介质结构5中。栅极电介质7通常由二氧化硅、氮化硅、以上两者的组合形成，或者在一些情况下，由例如氧化铪等“高k”材料形成。如此项技术中基本的，晶体管2的沟道区是由下伏于源极区与漏极区6之间的栅极结构8的有效区的那些位置界定。对于此η沟道实例，源极/漏极区6在ρ型衬底4的表面处被重度掺杂η型部分，相对于栅极结构8以自对准的方式形成。下伏于栅极结构8的沟道区保持ρ型。在此实例中，晶体管2具有相对于其沟道长度的宽沟道区，如由栅极结构8的延伸越过有效区的四个分段所建立。栅极结构8的这四个分段通过覆盖隔离电介质结构5的连续末端区而并行连接。因此，源极/漏极区6的交替者分别对应于晶体管2的源极和漏极。因此，晶体管2中的源极/漏极传导在垂直于栅极结构8的较长轴的方向上行进，在此实例中通过沟道CH来展示。接触位置9展示于图la中，通过所述接触位置，上覆的金属导体可以常规方式接触源极/漏极区6和栅极结构2。
[0009]图lb通过在衬底4和隔离电介质结构5的表面处、下伏于栅极结构8的晶体管沟道的边缘处的有效区之间的界面取得的横截面图来说明晶体管2中的INWE机制的起因。在进入和离开图lb的页面的方向上传导源极/漏极电流。在此实例中，隔离电介质结构5是在此项技术中被称作浅沟槽隔离(STI)的类型。常规上通过以下方式来形成STI结构:在选定位置处将凹部蚀刻到衬底的表面中；将例如二氧化硅等电介质材料沉积到那些所蚀刻的凹部中；以及随后移除多余的所沉积的电介质(例如，通过化学-机械抛光)以用相邻有效区的表面将STI结构的表面平面化。
[0010]归因于常规工艺的影响，栅极电介质7的一致性上的偏差可存在于有效区与其邻近的隔离电介质结构5之间的界面IF处。出于此描述的目的，图lb以夸示的方式说明此偏差。更具体来说，进入下伏结构中的凹部形成于界面IF处，且被栅极电介质7和栅极结构8填充。栅极电介质7通常在界面IF处的此凹部中与膜的其余部分相比是局部薄的。此偏差在晶体管2的电特性中常常表现为较低的传导阈值，S卩，在给定栅极-源极电压下，与晶体管2的沟道的其余部分相比之下的较低的阈值电压和较高的电流密度。此较低的传导阈值据信是归因于界面IF处的较薄的栅极电介质7，且还由于随着栅极结构8浸入凹部中的那个位置而引起的“栅极卷绕”效应。传导阈值的降低在此项技术中还被称作“双峰”效应。与其它隔离技术(例如，硅的局部氧化，或“L0C0S”)相比，已经观察到此效应在用STI隔离构造的集成电路中更普遍。因为此边缘效应更强烈地影响具有较短物理栅极宽度的晶体管，所以将电性能上的所得的降级归类为INWE行为的结果。
[0011]在电路实施方案中，以若干方式在性能降级中反映有效区与隔离电介质结构5之间的界面IF处的过早边缘传导。过程的沟道边缘处的增加的电流密度和较低的阈值电压表现为较高水平的亚阈值传导，尤其在高温下。与晶体管沟道的主要部分中的亚阈值传导不同，已观察到此边缘传导具有比沟道的主要部分低的主体-效应系数。结果，施加到晶体管主体(即，其中形成晶体管2的阱区，或衬底自身，视情况而定)的增加的反向偏压将减小沟道的主要部分中的亚阈值传导，但将具有相对于边缘传导的小得多的效应，从而允许在那个偏压条件下过早的边缘传导支配晶体管2的亚阈值传导的水平。以归因于此机制在沟道边缘处具有较低的传导阈值的晶体管构造的模拟电路也展现出高水平的闪烁噪声，尤其在低栅极电压处且在施加反向偏压下。
[0012]归因于以上所描述的边缘效应而引起的断开状态泄漏在众多晶体管之间展现出相对高的变化。此较大的装置-装置变化归因于此机制的性质而是有些固有的，其中显著部分的亚阈值沟道电流在界面IF的较差受控的沟道边缘处传导。此支配在亚阈值栅极偏压下且在施加到主体节点的反向偏压下尤其明显，因为穿过主沟道的电流在那些条件下有所减小。例如化学机械平面化(CMP)和湿氧化物蚀刻等工艺通常具有较高的工艺变化，从而使INWE机制随机化，且因此导致给定的集成电路中的晶体管之间的显著失配。这些装置失配在依赖于装置特性的良好匹配的那些模拟电路中尤其是问题，例如低功率带隙电压参考电路，如约利(Joly)等人的“对在亚阈值区域中设计的低功率带隙的输出电压分散的温度和峰效应影响(Temperature and Hump Effect Impact on Output Voltage Spreadof Low Power Bandgap Designed in the Sub-threshold Area) ”,电路和系统国际研讨会(International Symposium on Circuits and Systems)(IEEE,2011 年 5 月)，第 2549-52页中所描述，其以引用的方式并入本文中。
[0013]在此项技术中已知解决上文所描述的边缘传导效应的制造技术。一种方法涉及在沟道区的边缘处、在有效-隔离界面处形成较厚的栅极电介质。远离此边缘的沟道的其余部分上的栅极电介质保持于其标称厚度以用于所要的技术。所述界面处的所述较厚的栅极电介质“栅栏”抑制沿着晶体管沟道边缘的源极-漏极传导，且还可消除“栅极卷绕”效应以及所得的增强的亚阈值传导。然而，制造此类双栅极电介质结构比制造单个厚度的栅极电介质显著更复杂，其涉及至少一个额外的光刻工艺以及额外的蚀刻。除了增加制造成本之夕卜，额外的光刻和蚀刻工艺两者还增加了同一集成电路中的晶体管之间以及晶片之间的工艺可变性。此方法还消耗显著的芯片区域来维持原始的晶体管驱动特性。在许多情形中，实际上难以控制栅栏进入有效区中的延伸，其因为栅栏的容限和可控制性变为有效区的显著部分而尤其代价高昂。因此，较厚的电介质栅栏方法一股在深度子微米宽度下没有用。
[0014]在图1c中以平面图展示解决有效-隔离界面处的较低传导阈值的效应的另一种已知方法。晶体管2'的此实例在此项技术中被称作“环FET”，原因在于其栅极结构8'在其覆盖有效区的部分中具有环形。因此，晶体管2'的沟道区的整体也呈环形，其具有被界定为环形栅极结构8'的内部内的部分的源极/漏极区6s，和被界定为栅极结构8'外部的有效区的部分的另一源极/漏极区6d。此产生在有效-隔离界面处不具有边缘的沟道区。而是，因为有效-隔离界面IF位于有效区的边缘处，以便构成邻接的源极/漏极区6d的若干部分之间的潜在传导路径(其有必要在一致电位下)，所以沿着界面IF不会发生将显著使亚阈值传导性能、Ι/f噪声性能降级或引起上文相对于图1a和Ib所描述的其它效应的沟道传导。然而，已经观察到，制造环形栅极结构8'是非常困难的，原因在于此形状的多晶硅结构的尺寸不像正交矩形形状那样受良好控制。出于此原因，在大多数先进技术中，多晶硅或金属栅极结构的形状被约束于水平或垂直(即，布局中的“南北”或“东西”)，从而排除了环形栅极形状。此外，难以得到用于环FET中的电流传导的紧凑计算机模型，且那些模型不可缩放，从而约束了在电路设计期间可使用的MOSFET的可变宽度和长度的灵活性。
[0015]通过进一步的背景，如萨卡(Thakar)等人的“使用I线光刻和BARC的高性能0.3 μ m CMOS (High Performance0.3nm CMOS using 1-Line Lithography and BARC)，，技术论文摘要，VLSI 研讨会(Digest of Technical Papers, Symposium on VLSI Technology)(IEEE, 1995)，第75-76页，以及萨卡等人的“使用I线光刻和栅极线宽减小蚀刻工艺的可制造的高性能四分之一微米 CMOS 技术(A Manufacturable High Performance QuarterMicron CMOS Technology Using 1-Line Lithography and Gate Linewidth ReductionEtch Process) ”,技术论文摘要,VLSI 研讨会(Digest of Technical Papers, Symposiumon VLSI Technology) (IEEE，1996)，第216-17页中所描述，以上两者以引用的方式并入本文中，在此项技术中已知用“锤子头”结构在其延伸到场氧化物上的顶端处图案化并蚀刻多晶硅栅极结构，以用于避免在多晶硅栅极从有效区通过到邻近的场氧化物上时将多晶硅栅极变窄，以及从场氧化物“拉回”栅极的线端。

【发明内容】

[0016]本发明的实施例提供一种晶体管结构及其制造方法，其避免了由于在晶体管沟道边缘的有效-隔离结构界面处的栅极电介质薄化和其它机制所引起的亚阈值传导降级。
[0017]本发明的实施例提供此结构和方法，其确保一群晶体管之间的亚阈值传导的低变化。
[0018]本发明的实施例提供此结构和方法，其容易与现有的制造工艺和技术兼容，且可以制造成本的最少增加来实现。
[0019]本发明的实施例提供此结构，其有助于紧凑计算机模型化，从而提供设计过程中的改善的灵活性。
[0020]参考以下说明书及其附图的所属领域的技术人员将明了本发明的实施例的其它目的和优点。
[0021]本发明的实施例可实施于金属氧化物半导体(M0S)集成电路及其制造方法中，方法是构造具有一个或一个以上中央部分的晶体管栅极结构，所述中央部分在主体的半传导表面处跨越有效区在第一方向上延伸以界定所述有效区的晶体管沟道区。栅极结构的每一中央部分具有末端部分，所述末端部分相对于中央部分自身的宽度加宽，且上覆于有效区与其邻近的隔离电介质结构之间的界面上。栅极结构的重叠末端部分有效地增加了用于沿着有效-隔离界面的传导的沟道长度，因此减少了晶体管在亚阈值栅极电压下的早期接通，且减少了传导在沟道边缘处被主导的程度。
【专利附图】

【附图说明】
[0022]图la和lc是常规金属氧化物半导体(M0S)晶体管的平面图，且图lb是其横截面图。
[0023]图2a、2b和2e是根据本发明的实施例构造的M0S晶体管的平面图，且图2c和2d是其横截面图。
[0024]图3是根据本发明的实施例构造的具有较大沟道宽度的M0S晶体管的平面图。
[0025]图4是用于制造根据本发明的实施例的M0S晶体管的制造工艺流程的流程图。
【具体实施方式】
[0026]将结合本发明的实施例描述本发明，所述实施例即实施为包含金属氧化物半导体(M0S)晶体管的集成电路中，因为预期本发明在此实施方案中将尤其有利。然而，当应用于许多其它集成电路结构和方法时，预期本发明可提供显著益处。因此应了解，以下描述是仅借助于实例来提供，且既定不限制所主张的本发明的真实范围。
[0027]图2a和2b在平面图中说明且图2c和2d在横截面图中说明根据本发明的实施例的晶体管20的构造。在此实例中，晶体管20是在单晶体硅衬底22的表面的选定位置处形成的金属氧化物半导体(MOS)晶体管。更具体来说，晶体管20是在P阱26的表面的有效区23处形成的η沟道MOS晶体管，所述有效区23位于隔离电介质结构25之间(或由单个此结构25围绕，这取决于集成电路的较大规模布局)。在此实例中，隔离电介质结构25形成为浅沟槽隔离(STI)结构。如此项技术中已知，STI结构由电介质材料元件组成，所述元件是通过沉积或类似方法进入蚀刻于半导体材料的表面(在此将形成晶体管)中的凹部中而形成；术语“浅”既定表达由所述结构提供的隔离是所述结构的一侧上的邻近表面半导体区与所述结构的另一侧上的半导体区的电隔离。通常，浅沟槽隔离结构是由热生长二氧化硅衬里与经沉积(CVD) 二氧化硅填料的组合形成，但可替代地由其它电介质材料形成。有效区23以及形成例如图2a到2d的晶体管20等晶体管的同一集成电路中的其它有效区是由半导体材料(例如，衬底22)的不存在隔离电介质结构25的那些表面位置界定。
[0028]图2a说明在集成电路的在栅极形成之前的制造阶段所述集成电路的将形成晶体管20的部分。如从图2a显而易见，有效区23经界定为在周围邻接的隔离电介质结构25的内部中衬底22的表面的大体上矩形区域。此矩形布置对于使用亚微米技术制造的现代集成电路是典型的，其中正交矩形特征形状和导电的正交定向促进了制造中的尺寸控制，且也是容易可缩放的。在此矩形布置中，有效区23的边界是邻近于隔离电介质结构25在水平方向上(在图2a的视图中)延伸的平行边缘E_H以及在垂直方向上延伸的平行边缘E_H ;在此矩形布置中，水平边缘E_H大体上垂直于垂直边缘E_V，如图示。
[0029]参见图2b到2e，晶体管20的此实例是形成到P型阱24中的η沟道MOS晶体管，P型阱24在此实例中是通过常规离子植入和扩散退火形成到衬底22中的掺杂区。或者，晶体管20可形成到不存在阱区的衬底22中，例如图1a和Ib的实例中所示。或者，晶体管20可根据常规绝缘体上硅(SOI)技术形成在安置于绝缘层上的半导体层的表面处，或如此项技术中所知的其它类似衬底结构中。如参考本说明书的所属领域的读者将了解，本发明的实施例适用于η沟道和P沟道MOS晶体管。
[0030]晶体管20的栅极结构28上覆于有效区23的一部分上，且在任一端上延伸到隔离电介质结构25上，如图2b和2d中所示。在本发明的此实施例中，栅极结构28可由掺杂多晶硅材料(对于η沟道晶体管的此实例为η型掺杂)或者金属或导电金属化合物(例如，钛、钨、钽、氮化钛、氮化钽、氮化钨或类似物)形成。栅极结构28上覆于P阱24的表面上，栅极电介质27安置于其间。栅极电介质27由电介质材料的薄层组成，所述材料例如为二氧化硅、氮化硅或其组合；或者，栅极电介质27可为“高k”材料，例如HfO2或类似物。对于具有轻度掺杂漏极扩展的晶体管20的此实例，侧壁电介质间隔物31任选地安置于栅极结构28的侧面上。
[0031]在本发明的此实施例中，源极/漏极区26是在P阱24的表面处的重度掺杂η型部分。在此实例中，源极/漏极区26相对于栅极结构28且部分地相对于侧壁间隔物31以自对准方式形成。如图2b中所示，接触开口 29位于源极/漏极区26处和栅极结构28处(具体来说在上覆于隔离电介质结构25上的位置处)，借助于所述接触开口，上覆的导体(未图示)可通过上覆的层级间电介质材料(未图示)接触晶体管20的这些端子。
[0032]图2c的横截面图说明横向于栅极结构28的部分的晶体管20的构造。如从图2c显而易见，源极/漏极区26是从结构的表面延伸到P阱24中的η型掺杂区。在此实例中，晶体管20为轻度掺杂漏极型，因为源极/漏极区26的邻近于栅极结构28的边缘的结分布是由侧壁间隔物31界定。如此项技术中众所周知，源极/漏极区26是通过在栅极结构28的界定之后执行的第一离子植入工艺以及之后的在侧壁间隔物31的形成之后的第二植入来形成。第一植入大体上为比第二植入低的剂量，从而在源极/漏极区26与ρ阱24之间在栅极结构26的边缘处形成具有分级分布的结。
[0033]在适当的偏置条件下，晶体管20响应于施加到栅极结构28的超过晶体管20的阈值电压的栅极到源极电压而在由图2c的箭头CH指示的方向上在相对的源极/漏极区26之间传导电流。由此，栅极结构28的在源极/漏极区26之间的宽度界定了晶体管沟道长度，且下伏于栅极结构28的有效区23的长度在垂直于传导方向(CH)的方向上界定了晶体管沟道宽度。作为此项技术中的基本原理，晶体管20在其接通状态中的电流驱动成比例于沟道宽度与沟道长度之比。
[0034]在图2b中说明的本发明的实施例中，栅极结构28具有减少沿着隔离电介质结构25与下伏于栅极结构28的沟道区之间的界面的不合意亚阈值传导的形状。在本发明的此实施例中，栅极结构28具有中央部分28C，其上覆于有效区23且与安置于中央部分28C的相对末端处的末端部分28E邻接。中央部分28C在平行于晶体管20的源极/漏极导电沟道的方向(箭头CH)上具有宽度GW，且在垂直于导电沟道的方向上具有长度GL。末端部分28E各自具有显著大于中央部分28C的宽度GW的宽度。在图2b中所示的实例中，每一末端部分28E的宽度完全延伸以从中央部分28C在源极/漏极区26的相对侧上重叠于有效区23的垂直边缘E_V(即，大体上平行于中央部分28C的长度而延伸的垂直边缘E_V)。或者，末端部分28E无需太宽而到达垂直边缘E_V，然而末端部分28E应当比栅极宽度GW显著更宽，例如在中央部分28C的每一侧上比栅极宽度GW宽至少约50%的栅极宽度GW，以显著加长沿着如下文描述的界面IF的电流路径。根据此替代构造的实例的晶体管20'在图2e中说明，其包含在中央部分28C的每一侧上具有大于50%的栅极宽度GW的宽度但未延伸到如图2b中的有效区23的远边缘的末端部分28E。
[0035]根据本发明的实施例，如图2b和2e两者中所示，末端部分28E各自在隔离电介质结构25与有效区23之间的界面IF处与水平边缘E_H(即，大体上垂直于中央部分28C的长度而延伸的水平边缘E_H)中的对应一者重叠一距离0V。图2d借助于在垂直于图2c的横截面的方向上截取的横截面图来说明栅极结构28的末端部分28E的重叠0V。如从图2d显而易见，末端部分28E的重叠0V在ρ阱24的表面上方延伸。ρ阱24的ρ型表面下伏于末端部分28E(由于源极/漏极区26相对于栅极结构28的后续自对准形成)，栅极电介质27位于其间，如图lb的沟道横截面中所示。自对准源极/漏极区26在有效区23内的末端部分28E的边缘处开始，如图示。
[0036]如上文提到且作为此项技术中的基本原理，M0S晶体管的接通状态电流驱动大体上成比例于沟道宽度与沟道长度之比W/L。参见图2b的平面图，晶体管20的沟道宽度基本上由中央部分28C的栅极长度GL确定，而其沟道长度由此中央部分28C的栅极宽度GW确定。虽然一些有限量的接通状态电流可在下伏于末端部分28E的ρ阱24的经反转表面处在源极/漏极区26之间传导，但考虑到此传导路径(即，较长沟道长度)将比下伏于栅极结构28的中央部分28C的沟道长得多且也窄得多(即，较小沟道宽度)，此传导将为最小的。根据本发明的实施例，预期栅极结构28到有效区23 (即，阱24的表面)上的重叠0V将为栅极宽度GW的至少约50%，这将显著加长用于沿着有效区23与隔离电介质结构25之间的界面IF传导的电流的任何传导路径。因此预期在末端部分28E下方的接通状态传导将大体上很小而可以忽略。
[0037]根据本发明的实施例，在亚阈值偏置体系中(即，低于阈值电压的栅极到源极电压)，栅极结构28到有效区23上的重叠OV用以减少沿着界面IF的亚阈值传导。如上文结合图1a和Ib所论述，由于栅极电介质37的薄化、栅极结构28到界面IF处的凹部中的回绕效应以及由于界面IF处的电荷截留位点的增加的密度，在有效区23与隔离电介质结构25之间的界面IF处促进了亚阈值传导。然而根据本发明的实施例，由于末端部分28E的重叠0V，界面IF的位置移动远离最小沟道长度的主要沟道。因此，用于沿着界面IF的亚阈值传导的路径比由中央部分28C的栅极宽度GW界定的沟道长度长得多。沿着界面IF传导的电荷在来自一个源极/漏极区26的亚阈值偏置下必须行进距离OV以到达界面IF，且在来自界面IF的亚阈值偏置下又行进距离OV到相对的源极/漏极区。图2c说明经由界面IF的分布式传导路径P的实例。因此，不仅此传导路径P大体上长于常规晶体管的最小沟道长度距离，而且此亚阈值传导必须也通过远离界面IF的两个半导体部分而发生。出于两个原因，与上文相对于图1a和Ib描述的常规晶体管相比，在根据本发明的实施例构造的晶体管中，预期亚阈值传导和INWE阈值电压降级将减少到可以忽略的水平。
[0038]另外，因为根据本发明的实施例，在隔离-有效界面处的亚阈值传导显著减少，所以沿着所述界面的传导不再主导晶体管的总体亚阈值传导。晶体管整体的亚阈值特性因此响应于反向偏置的施加，从而使反向偏置能够最小化断开状态泄漏的总体水平且最小化低栅极到源极电压下的闪烁噪声。
[0039]如上文相对于图1a和Ib论述，易受沿着隔离-有效界面的亚阈值传导影响的常规MOS晶体管展现出所述传导的较大变化，从而导致不良的装置匹配。此变化是由于电荷截留位点的密度和分布的显著随机性，其较大地决定了传导水平。本发明的实施例提供的亚阈值传导水平的减少因此得到一群晶体管上的此传导的小得多的变化，从而减少给定集成电路内的断开状态行为的失配。
[0040]在本发明的实施例中获得了这些重要益处，同时避免了针对隔离-有效界面处的亚阈值传导问题的常规方法所带来的难题。如上文论述，一种常规方法在隔离-有效界面处使用较厚的栅极电介质“栅栏”来减少此传导。但形成具有不同厚度的栅极电介质层所需的过程一定是复杂且昂贵的；相比之下，根据本发明的实施例，不同的栅极电介质厚度不是必要的，本发明的实施例仅需要光掩模图案的改变。此外，根据本发明的实施例形成的晶体管的亚阈值传导特性比具有较厚栅极电介质栅栏的常规装置的此特性更紧密可控。与较厚栅极电介质区(尤其是具有越来越少的面积的有效区)的边缘的增加的可变性相比，根据本发明的实施例，此改善的可控性得自于对重叠的栅极结构边缘的图案化的固有较紧密控制。与在较厚栅极电介质栅栏边缘的界定所需的湿式蚀刻中涉及的工艺变化相比，从栅极材料的等离子蚀刻的可用性得到了栅极层级处的此改善的精度。
[0041]根据本发明的实施例构造的晶体管还避免了常规“环FET”结构的限制。更具体来说，根据本发明的晶体管所需的芯片面积比具有等效驱动能力(W/L)的环FET晶体管所需的芯片面积小得多。另外，根据本发明的栅极结构的形状和定向避免了例如图1c中所示的环FET的栅极结构的复杂几何形状。环FET晶体管还较复杂且难以模型化、缩放和在参数化单元(“P单元”)中实施；根据本发明的实施例避免了这些复杂性和难题。相比之下，根据本发明的实施例，晶体管栅极结构可限制于大体上正交(即，在布局中为“北-南”或“东-西”)和矩形的，由此通过可缩放的且因此为设计过程提供大量灵活性的紧凑计算机模型，可容易地模型化晶体管栅极结构的电流传导。
[0042]返回参看图2b，实质上通过栅极结构28的中央部分28C的栅极宽度GW和栅极长度GL来界定晶体管20的接通状态传导沟道的长度和宽度。这与常规的M0S晶体管不同，例如图la中所示的常规的M0S晶体管，其中沟道宽度是通过有效区的相对边缘(即，隔离电介质结构5处的界面)之间的距离来界定。因此，对于给定大小的有效区23，有效区23的相对边缘处的重叠0V将有效地减小晶体管沟道宽度。因此，为了维持与常规晶体管相同的沟道宽度，有效区23的大小将不需要增加，使得重叠0V处的栅极结构28的内部边缘将实质上对应于常规M0S晶体管的界面IF的位置。布局上的此差异可导致相对于常规M0S晶体管的芯片区域“损失”，但如上文所提及，此损失将比环FET构造中所涉及的损失少得多，且将在大量晶体管之间比较厚的栅极电介质“栅栏”构造中所涉及的一致性和匹配性更一致和匹配。
[0043]如从图la显而易见，晶体管20包含界定其沟道宽度和沟道长度的单个中央部分28C。通过提供多个平行的中央部分，本发明的实施例可容易实施为具有较大的沟道宽度的M0S晶体管。图3以平面图说明根据本发明的实施例的晶体管20W，晶体管20W包含具有四个此类中央部分以界定显著更大的沟道宽度的栅极结构28'。与图2b的晶体管20的情况类似，栅极结构28，包含若干端部分，所述端部分各自通过重叠0V重叠到有效区23 ( S卩，源极/漏极区26和下伏于栅极结构28的ρ阱26的表面)上。以横截面观看，晶体管20W的构造实质上等同于上文所论述的图2c和2d中所示的构造。在图3中展示到源极/漏极区26和栅极结构28'的接触位置29，从而指示上覆的金属导体将进行物理接触的位置。源极/漏极区26将在源极与漏极偏置之间交替，因此将晶体管20W界定为具有四倍于晶体管20的沟道宽度的沟道宽度，从而产生相对于晶体管20的四倍的驱动电流能力，另外假定以上两者之间的等效装置尺寸。通过栅极结构28'到有效区23上的重叠0V，晶体管20W享有响应于反向偏压的减小的亚阈值传导以及改进的装置匹配方面的类似益处，如上文相对于图2b的晶体管20所描述。
[0044]现在参看图4，现在将描述根据本发明的实施例的用于制造包含上文相对于图2a到2d和3所描述的类型的晶体管的集成电路的一股化过程流。如参考了本说明书的所属领域的技术人员将了解的，在不脱离本发明的真实范围的情况下，可将替代性和额外的过程或以上两者并入到用于构造根据本发明的晶体管的特定过程流中。因此将理解，仅通过实例提供此描述，且以一股化方式提供所述实例。
[0045]将进一步理解，按照特定电路实施方案和制造技术所需，根据本发明的实施例而构造的晶体管可为η沟道M0S和ρ沟道M0S装置中的任一者或两者。在本文中仅通过实例展示和描述Ν沟道M0S晶体管20、20W。此描述中所涉及的特定结构和层对应于上文结合图2a到2d和3所描述的结构和层。
[0046]图4中所示的制造流的部分开始于过程40，其中η阱和ρ阱(例如，ρ阱24)中的任一者或两者以常规方式形成于衬底22的选定位置处。如此项技术中已知的，η阱和ρ阱各自是通过以下方式来形成:光刻界定衬底22的表面的将定位阱的位置，随后进行掩蔽式离子植入和活化退火。
[0047]根据本发明的实施例而得到的隔离-有效界面处的亚阈值传导的减小使得隔离电介质结构25能够是浅沟槽隔离(STI)类型。STI隔离电介质结构25的形成开始于过程40中的隔离堆叠的沉积、图案化和蚀刻。例如包括在上面沉积氮化硅的氧化物衬垫的此隔离堆叠保护衬底22的表面的最终有效区。过程40还包含对此隔离堆叠的图案化和蚀刻，从而在衬底22的表面处界定将在其处形成隔离电介质结构25的位置。在凹部蚀刻过程42中，在不受剩余隔离堆叠保护的位置处将所要深度的凹部蚀刻到衬底22的表面中(受保护的位置变为集成电路的有效区23，例如，如图2a中所示)。在过程43中，将所蚀刻的凹部中的暴露的硅氧化，从而形成衬里氧化物膜，随后将二氧化硅或另一电介质材料化学气相沉积到加衬里的凹部中。通常，电介质沉积过度填充所蚀刻的凹部，且因此，在过程44中以常规方式执行对结构的化学机械平面化，从而从有效区23上移除氧化物且将凹部中的所沉积的电介质的表面和邻近的有效区23的表面平面化；可执行氮化物剥离以移除隔离堆叠的剩余氮化物组件。在过程45中的此制造阶段中以常规方式执行离子植入以形成P阱区24 (和η阱，在需要时)，且调整最终晶体管的阈值电压(η沟道和ρ沟道装置中的任一者或两者)。
[0048]在过程46中，通过热氧化继之以任选的氮化或者通过化学气相沉积来整体形成栅极电介质膜37，这取决于晶体管栅极电介质的所要材料和性质。本发明的实施例还适合于与高k电介质材料(例如，氧化铪)一起使用。在任何情况下，如上文所描述，本发明的实施例使得能够将栅极电介质膜37形成到单个厚度，而不需要在集成电路中的晶体管的隔离-有效界面IF处形成较厚的“栅栏”电介质。
[0049]根据本发明的实施例，在过程48中在晶体管20的所要位置处形成并界定栅极结构28。对于多晶娃栅极结构的实例,过程48包含整体沉积多晶娃,继之以常规的光刻和多晶硅蚀刻。可以常规方式通过以下操作来执行对栅极结构28的光刻:整体分配光阻抗蚀齐U，继之以常规的光刻图案化和显影，从而在多晶硅层的对应于栅极结构28的那些位置处留下光阻抗蚀剂掩模元件。根据本发明的实施例，如上文所描述，对栅极材料的此图案化是使用光掩模或刻线来执行，以便界定具有所要形状和尺寸的栅极结构28。更具体来说，通过过程48的图案化而界定的栅极结构具有界定晶体管沟道区的一个或一个以上中央部分，其各自与端部分邻接，所述端部分具有以上文相对于图2a到2d和3所描述的方式在有效区23上的重叠0V。重叠OV的距离的细节可取决于将形成的特定晶体管，包含集成电路内的那些装置的电路和物理位置。过程48通过蚀刻由经图案化的光阻抗蚀剂保护的多晶硅层而完成对栅极结构28的界定。如上文所提及，过程48的蚀刻优选是等离子体蚀刻，以实现最佳的精度。
[0050]或者，栅极结构28可由金属或金属化合物或多个材料层的复合物形成，如此项技术中已知。
[0051]晶体管20通常形成为具有轻度掺杂的漏极延伸部分,如图2c和2d中所示。在过程50中，通过与下伏的有效区相反的导电性类型的浅离子植入来形成漏极延伸部分。这些漏极延伸部分与栅极结构28自对准；在需要时，可沿着侧壁形成LDD间隔物以从栅极的侧部后移漏极延伸部分。而且在过程50中，还可执行“晕圈”植入，通常作为与沟道区相同的导电性类型的掺杂剂的有角度植入，以便到达栅极结构28的边缘下方且建立所要的掺杂剂轮廓。随后在过程51中以常规方式通过以下操作来形成侧壁电介质间隔物31:整体沉积所要的电介质材料(例如，氮化硅)，继之以各向异性蚀刻以从平坦表面移除电介质材料，从而在栅极结构28的侧壁上留下侧壁间隔物31。当然，晶体管20可形成为不具有此类轻度掺杂的漏极延伸部分，在此情况下将省略过程50、51。
[0052]在任一情况下(即，包含或不包含间隔物31和漏极延伸部分植入)，以所要的剂量和能量在过程52中执行源极/漏极离子植入以界定晶体管20的源极/漏极区26中的掺杂剂浓度。如果由多晶硅形成栅极结构28，那么还可通过源极/漏极植入掺杂栅极结构28，从而确保适当的晶体管操作和良好的导电性。过程58还通常包含所植入的间隔物到所要的结深度和浓度轮廓的所要的活化退火。
[0053]如果集成电路是CMOS集成电路，那么将已针对一种沟道导电性类型的晶体管20执行源极/漏极植入和退火过程52 (以及可能的任选的过程50)，其中另一种沟道导电性类型的晶体管20的位置被掩蔽而不经受那些过程。在此情况下，随后将重复过程50、52以形成另一种沟道导电性类型的晶体管，其中适当地掩蔽在这些过程的第一回合中形成的那些晶体管20。
[0054]如此项技术中已知的，现在可执行任选的硅化过程54，以用金属硅化物覆盖源极/漏极区26和栅极结构28，从而实现改进的导电性。任选的过程54包含沉积将借以形成硅化物的金属，例如钛、钨、钽、钴、镍、钼等。在沉积金属层之后，所述结构经受高温退火，这也是过程54的一部分，从而致使所沉积的金属与和其接触的此硅材料反应，从而形成覆盖下伏结构的金属硅化物化合物。
[0055]随后在过程56中以常规方式整体沉积层级间电介质层。随后完成集成电路，其开始于过程58，过程58包含界定触点和通孔且将触点和通孔蚀刻到下伏结构，继之以适当的上覆金属导体的沉积和图案化。根据将在集成电路中形成的导体层级的数目而重复过程56、58。
[0056]因此，根据本发明的实施例，实现根据本发明的实施例的集成电路所需的制造过程流完全与常规的和现有的现有技术集成电路制造过程流相容。通过实施本发明的实施例，没有必要引起额外的处理成本，因为根据本发明的实施例，不需要额外的过程来减小M0S亚阈值传导。
[0057]虽然已经根据本发明的实施例描述了本发明，但当然预期对这些实施例的修改以及替代物，参考了本说明书及其附图的所属领域的技术人员将容易明白获得本发明的优点和益处的此些修改和替代物。预期此些修改和替代物处于本文随后所主张的本发明的范围内。
【权利要求】
1.一种金属氧化物半导体MOS晶体管结构，其包括:一个或一个以上隔离电介质结构，其安置于主体的半传导表面的选定位置处，所述隔离电介质结构界定所述表面的与其邻近的大体上矩形有效区，所述有效区具有在第一方向上延伸的第一和第二平行边缘，以及在垂直于所述第一方向的第二方向上延伸的第三和第四平行边缘；栅极电介质层，其安置于所述有效区的至少一部分上；以及栅极结构，其安置于所述有效区处的所述栅极电介质层的一部分上，所述栅极结构延伸到隔离电介质结构上邻近于所述有效区，且所述栅极结构包括:中央部分，其安置于所述有效区上且在所述第二方向上延伸；以及与所述中央部分邻接的第一和第二末端部分，每一末端部分安置于隔离电介质结构上邻近于所述有效区，所述第一和第二末端部分分别与所述有效区的所述第一和第二边缘重置;所述有效区的源极和漏极区，其安置于所述中央部分的相对侧上，各自被掺杂为与下伏于所述栅极结构的所述有效区的沟道区的一部分相反的导电类型；其中所述邻接的第一和第二末端部分中的每一者也与所述有效区的所述第三和第四边缘重叠。
2.根据权利要求1所述的晶体管结构，其中所述栅极结构包含安置于所述有效区上的多个平行的中央部分；其中所述第一末端部分在一个末端处与所述多个中央部分邻接，且所述第二末端部分在另一末端处与所述多个中央部分邻接；且其中所述多个中央部分以及所述第一和第二末端部分由单个邻接结构形成。
3.根据权利要求1所述的晶体管结构，其中所述栅极结构包括多晶硅。
4.根据权利要求1所述的晶体管结构，其中所述栅极结构包括选自由金属和导电金属化合物组成的群组的材料。
5.根据权利要求1所述的晶体管结构，其中所述隔离电介质结构具有与所述有效区处的所述表面大体上共面的上表面。
6.根据权利要求1所述的晶体管结构，其中所述栅极结构的所述中央部分具有所述第一方向上的宽度；且其中所述第一和第二末端部分分别与所述有效区的所述第一和第二边缘重叠，以延伸到所述有效区上达所述中央部分的所述宽度的至少约50%。
7.—种制造包括至少一个金属氧化物半导体M0S晶体管的集成电路的方法，所述方法包括步骤:在主体的半传导表面的选定位置处形成隔离电介质结构，所述隔离电介质结构界定所述表面处的第一导电类型的大体上矩形有效区，所述有效区具有在第一方向上延伸的第一和第二平行边缘，以及在垂直于所述第一方向的第二方向上延伸的第三和第四平行边缘；在所述有效区的所述表面处形成栅极电介质层；在所述栅极电介质层上沉积栅极材料；移除所述经沉积栅极材料的选定部分以界定上覆于所述有效区的一部分上的栅极结构，所述栅极结构包括:中央部分，其在所述有效区上在所述第二方向上延伸；以及 在所述第一部分的相对末端处的第一和第二末端部分，每一末端部分安置于隔离电介质结构上邻近于所述有效区，所述第一和第二末端部分分别与所述有效区的所述第一和第二边缘重叠；以及 将所述栅极结构的所述中央部分的相对侧上的所述有效区的位置掺杂为第二导电类型以形成源极/漏极区； 且其中所述栅极结构的所述第一和第二末端部分各自也与所述有效区的所述第三和第四边缘重叠。
8.根据权利要求7所述的方法，其中所述栅极结构包含多个平行的中央部分； 且其中所述移除步骤将所述栅极结构界定为单个邻接结构，使得所述第一末端部分在一个末端处与所述多个中央部分邻接，且所述第二末端部分在另一末端处与所述多个中央部分邻接。
9.根据权利要求7所述的方法，其中所述栅极结构包括选自由多晶硅、金属和导电金属化合物组成的群组的一种或一种以上材料。
10.根据权利要求7所述的方法，其中所述形成所述隔离电介质结构的步骤包括: 在所述选定位置处在所述表面中蚀刻凹部； 总体上沉积电介质材料； 对所述电介质材料进行平面`化以暴露所述有效区且将所述隔离电介质结构形成为保留在所述凹部中的所述电介质材料。
11.一种金属氧化物半导体MOS晶体管结构，其包括: 一个或一个以上隔离电介质结构，其安置于主体的半传导表面的选定位置处，所述隔离电介质结构界定所述表面的与其邻近的有效区； 栅极电介质层，其安置于所述有效区的至少一部分上；以及 栅极结构，其安置于所述有效区处的所述栅极电介质层上位于所述有效区的源极/漏极区之间，所述源极/漏极区被掺杂为与下伏于所述栅极结构的所述有效区的部分相反的导电类型，且所述栅极结构包括: 中央部分，其安置于所述有效区上且具有在与所述源极/漏极区之间的电流流动方向平行的第一方向上的宽度；以及 与所述中央部分邻接的第一和第二末端部分，所述第一和第二末端部分中的每一者在所述第一方向上且在所述中央部分的每一侧上具有比所述中央部分的所述宽度大所述中央部分的所述宽度的至少约50%的宽度，且所述第一和第二末端部分中的每一者安置于隔离电介质结构上邻近于所述有效区且重叠到所述有效区上达所述中央部分的所述宽度的至少约50%。
12.根据权利要求11所述的晶体管结构，其中所述栅极结构包括多晶硅。
13.根据权利要求11所述的晶体管结构，其中所述栅极结构包括选自由金属和导电金属化合物组成的群组的材料。
14.根据权利要求11所述的晶体管结构，其中所述隔离电介质结构具有与所述有效区处的所述表面大体上共面的上表面。
15.一种制造包括至少一个金属氧化物半导体MOS晶体管的集成电路的方法，所述方法包括步骤:在主体的半传导表面的选定位置处形成隔离电介质结构，所述隔离电介质结构在不存在有效区的位置处界定第一导电类型的有效区；在所述有效区的所述表面处形成栅极电介质层；在所述栅极电介质层上沉积栅极材料；移除所述经沉积栅极材料的选定部分以界定上覆于所述有效区的一部分上的栅极结构，所述栅极结构包括:中央部分，其在所述有效区上延伸；以及在所述第一部分的相对末端处的第一和第二末端部分，每一末端部分安置于隔离电介质结构上邻近于所述有效区且重叠到所述有效区上；以及将所述栅极结构的所述中央部分的相对侧上的所述有效区的位置掺杂为第二导电类型以形成源极/漏极区；其中所述栅极结构的所述中央部分具有在与所述源极/漏极区之间的电流传导方向平行的第一方向上的宽度；其中所述第一和第二末端部分各自在所述第一方向上且在所述中央部分的每一侧上具有比所述中央部分的所述宽度大所述中央部分的所述宽度的至少约50%的宽度；且其中所述第一和第二末端部分各自重叠到所述有效区上达所述中央部分的所述宽度的至少约50%。
16.根据权利要求15所述的方法，其中所述栅极结构包括选自由多晶硅、金属和导电金属化合物组成的群组的一种或一种以上材料。
17.根据权利要求15所述的方法，其中所述形成所述隔离电介质结构的步骤包括:在所述选定位置处在所述表面中蚀刻凹部；总体上沉积电介质材料；对所述电介质材料进行平面化以暴露所述有效区且将所述隔离电介质结构形成为保留在所述凹部中的所述电介质材料。
【文档编号】H01L29/78GK103730505SQ201310481541
【公开日】2014年4月16日 申请日期:2013年10月15日 优先权日:2012年10月15日
【发明者】阿米塔瓦·查特吉 申请人:德州仪器公司